[發明專利]制造半導體器件的方法

無效

• 申請號: 200610173218.2
• 申請日: 2006-12-30
• 公開（公告）號: CN101097887A
• 公開（公告）日: 2008-01-02
• 發明（設計）人: 趙揮元;洪承希;金奭中;鄭哲謨
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 楊生平;楊紅梅

技術領域

本發明涉及半導體器件，更具體而言，涉及制造半導體器件的方法，所述方法可以通過減少位線之間的電容來減少RC延遲。

背景技術

圖1A-1C是描述制造半導體器件的常規方法的橫截面圖。

參考圖1A，在形成有結構(未顯示)的半導體襯底10上形成層間絕緣層11。在層間絕緣層11內形成接觸孔，通過所述接觸孔暴露半導體襯底10的特定部分。用導電層填充接觸孔，由此形成下接觸12。

在包含下接觸12的整個表面上依次形成蝕刻-停止氮化物層13和氧化層14。

參考圖1B，使用蝕刻-停止氮化物層13作為停止層蝕刻氧化物層14，由此形成溝槽15。通過過蝕刻方法除去溝槽15下面的蝕刻-停止氮化物層13，由此暴露出下接觸12和與下接觸12鄰近的層間絕緣層11的特定部分。此時，將蝕刻-停止氮化物層13下面的層間絕緣層11蝕刻至期望的特定厚度。

參考圖1C，在包含溝槽15的整個表面上形成阻擋金屬層(未顯示)。形成導電層來填充溝槽15。進行拋光過程使氧化物層14暴露出，因此形成位線16。

在現有技術中，蝕刻-停止氮化物層13的總厚度位于位線16之間。氮化物層的介電常數比氧化物層的介電常數高兩倍，造成位線電容增大。因此，增加了RC延遲。

發明內容

本發明涉及制造半導體器件的方法，所述方法可以通過減少位線之間的電容來減少RC延遲。

在一個實施方案中，制造半導體器件的方法包括下列步驟：在半導體襯底上形成層間絕緣層和蝕刻-停止氮化物層，對蝕刻-停止氮化物層和層間絕緣層進行蝕刻以形成接觸孔，在接觸孔內形成接觸，在包含接觸的整個表面上形成氧化物層，采用蝕刻-停止氮化物層作為目標蝕刻氧化物層，由此形成溝槽，通過所述溝槽暴露所述接觸和與所述接觸鄰近的蝕刻-停止氮化物層，并且在溝槽中形成位線。

附圖說明

圖1A-1C是說明制造半導體器件的常規方法的橫截面圖。

圖2A-2C是說明根據本發明的一個實施方案制造半導體器件的方法的橫截面圖。

具體實施方式

下面參考附圖描述了根據本發明的具體實施方案。

圖2A-2C是說明根據本發明的一個實施方案制造半導體器件的方法的橫截面圖。

參考圖2A，在半導體襯底20上依次形成層間絕緣層21和蝕刻-停止氮化物層22，所述半導體20具有形成在其中的結構。

對蝕刻-停止氮化物層22和層間絕緣層21進行蝕刻以形成接觸孔，通過所述接觸孔暴露半導體襯底20的部分。用導電層填充接觸孔來形成下接觸23。

在包含下接觸23的整個表面上形成氧化物層24。氧化物層24可以包含常規(general)氧化物層，但是優選包含這樣一種氧化物層，這種氧化物層中加入了F(氟)(也就是說，F氧化物層)，具有約為3.7的介電常數，低于常規氧化物層約為4.2的介電常數。

參考圖2B，使用蝕刻-停止氮化物層22作為停止層蝕刻氧化物層24，從而形成溝槽25，通過溝槽25暴露下接觸23和與下接觸23鄰近的蝕刻-停止氮化物層22的特定部分。此時，還將蝕刻-停止氮化物層22蝕刻至厚度位約10-200。

由于對溝槽25的蝕刻停止在蝕刻-停止氮化物層22，所以溝槽25具有恒定的深度。

參考圖2C，在包含溝槽25的整個表面上形成阻擋金屬層(未顯示)。形成導電層來填充溝槽25。進行拋光過程使氧化物層24暴露出，從而形成位線26。

將具有低介電常數的氧化物層24填充在位線26之間。具有高介電常數的蝕刻-停止氮化物層22的部分很小。因此，在形成具有相同厚度的位線的情況下，位線電容可以降低約10％。

在現有技術中，在位線之間存在厚度為約300的蝕刻-停止氮化物層和厚度為約1200的氧化物層。因此，位線間電容Cb是300×氮化物層的介電常數(8)+1200×氧化物層的介電常數(4.2)，也就是約7740。

然而，在本發明中，在位線之間存在具有厚度h(指圖2B)的氮化物層和具有厚度(1500-h)的氧化物層。因此，位線間電容Cb變為h×氮化物層的介電常數(8)+(1500-h)×氧化物層的介電常數(4.2)。

因此，當h是150時，位線間電容為6870。因此，優點是位線間電容減少約7.7％。當h是100時，位線間電容為6680。因此，優點是位線間電容減少約10.3％。