[發(fā)明專利]集成裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 200610172909.0
• 申請(qǐng)日: 2006-09-07
• 公開（公告）號(hào): CN101051521A
• 公開（公告）日: 2007-10-10
• 發(fā)明（設(shè)計(jì)）人: 柏谷元史
• 申請(qǐng)（專利權(quán)）人: 索尼株式會(huì)社
• 主分類號(hào): G11C5/02
• 分類號(hào): G11C5/02;G11C7/10;G11C8/16;G11C5/06;G06F12/00
• 代理公司: 中國(guó)專利代理(香港)有限公司
• 代理人: 浦柏明;劉宗杰

技術(shù)領(lǐng)域

本發(fā)明涉及一種混裝有包含處理器等處理裝置的多個(gè)存儲(chǔ)器系統(tǒng)，且共享各系統(tǒng)的存儲(chǔ)器的集成裝置。

背景技術(shù)

在混裝多個(gè)存儲(chǔ)器系統(tǒng)的系統(tǒng)中，采用重視并列處理的結(jié)構(gòu)時(shí)，則例如成為圖1所示的結(jié)構(gòu)。

在圖1的結(jié)構(gòu)中，邏輯電路(處理器)1-1～1-4和存儲(chǔ)器宏2-1～2-4，由于優(yōu)先并列處理，故按1對(duì)1連接。

在圖1的結(jié)構(gòu)中，雖然邏輯電路1和存儲(chǔ)器宏2由于優(yōu)先并列處理而按1對(duì)1連接，但邏輯電路1為了參照相鄰的邏輯數(shù)據(jù)，有必要使用通過了上位裝置的總線。

因此，通常如圖2所示，可采用由縱橫交叉(Cross?bar)(X?bar)3進(jìn)行從邏輯電路1直接到相鄰存儲(chǔ)器的連接的結(jié)構(gòu)。

在圖1的結(jié)構(gòu)中，如上所述，雖然邏輯電路1和存儲(chǔ)器宏2為了優(yōu)先并列處理而按1對(duì)1連接，但由于邏輯電路1為了參照相鄰的邏輯電路1的數(shù)據(jù)，而需要使用通過了上位裝置的總線，所以，實(shí)現(xiàn)實(shí)際的存取很困難。

此外，在圖2的結(jié)構(gòu)中，雖然無(wú)需通過上位裝置，邏輯電路1即可參照相鄰的邏輯電路1的數(shù)據(jù)，但從邏輯電路1到達(dá)存儲(chǔ)器2的布線變得非常復(fù)雜，存在所謂因面積增加和長(zhǎng)距離布線而導(dǎo)致性能下降(頻率下降等)的劣勢(shì)。

此外，如圖3所示，從多個(gè)邏輯電路(處理器)同時(shí)訪問相同存儲(chǔ)器時(shí)，即使各存儲(chǔ)器宏沒有競(jìng)爭(zhēng)的情況下，由于存儲(chǔ)器接口及存儲(chǔ)器內(nèi)總線產(chǎn)生競(jìng)爭(zhēng)，所以通常不能同時(shí)存取。

為了解決此問題，按僅允許同時(shí)存取的數(shù)目增加各存儲(chǔ)器接口及各存儲(chǔ)器內(nèi)總線時(shí)，會(huì)因進(jìn)一步增加面積和與此相伴的布線長(zhǎng)度的增加而引起性能下降(頻率下降)。

發(fā)明內(nèi)容

本發(fā)明的目的在于，提供一種能夠簡(jiǎn)化到達(dá)存儲(chǔ)器的布線，并能夠防止面積增加和長(zhǎng)距離布線引起的性能下降，能夠?qū)崿F(xiàn)存儲(chǔ)器存取的高速化的集成裝置。

本發(fā)明第1觀點(diǎn)的集成裝置，包括：至少一個(gè)具有至少一個(gè)輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個(gè)存儲(chǔ)器系統(tǒng)，上述存儲(chǔ)器系統(tǒng)包含：含有多個(gè)存儲(chǔ)器存儲(chǔ)體(bank)的存儲(chǔ)器宏(macro)、和與上述處理模塊及各存儲(chǔ)器存儲(chǔ)體連接的存儲(chǔ)器接口，上述處理模塊的輸入輸出端口、上述各存儲(chǔ)器接口和各存儲(chǔ)器存儲(chǔ)體通過連接布線進(jìn)行連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線；上述指示信息布線，由專用布線形成，上述數(shù)據(jù)布線至少一部分由專用布線形成。

本發(fā)明第2觀點(diǎn)的集成裝置，包括：至少一個(gè)具有至少一個(gè)輸入輸出端口的處理模塊，可通過上述處理模塊進(jìn)行存取的多個(gè)存儲(chǔ)器系統(tǒng)，以規(guī)定間隔配置的多個(gè)管芯(die)；上述各存儲(chǔ)器系統(tǒng)，包括：含有多個(gè)存儲(chǔ)器存儲(chǔ)體的存儲(chǔ)器宏、與上述處理模塊及各存儲(chǔ)器存儲(chǔ)體連接的存儲(chǔ)器接口，在不同的管芯中形成上述處理模塊及各存儲(chǔ)器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲(chǔ)器接口和各存儲(chǔ)器存儲(chǔ)體，通過連接布線進(jìn)行連接。

本發(fā)明第3觀點(diǎn)的集成裝置，具有多個(gè)存取簇(access?cluster)，上述各存取簇包括至少一個(gè)具有至少一個(gè)輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個(gè)存儲(chǔ)器系統(tǒng)，上述各存儲(chǔ)器系統(tǒng)包含：含有多個(gè)存儲(chǔ)器存儲(chǔ)體的存儲(chǔ)器宏、和與上述處理模塊及各存儲(chǔ)器存儲(chǔ)體連接的存儲(chǔ)器接口，上述處理模塊的輸入輸出端口、上述各存儲(chǔ)器接口和各存儲(chǔ)器存儲(chǔ)體，通過連接布線進(jìn)行連接，上述多個(gè)存取簇通過總線連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線；上述指示信息布線由專用布線形成；上述數(shù)據(jù)布線至少一部分由專用布線形成。

本發(fā)明第4觀點(diǎn)的集成裝置，具有多個(gè)存取簇，上述各存取簇包括：至少一個(gè)具有至少一個(gè)輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個(gè)存儲(chǔ)器系統(tǒng)，具有以規(guī)定間隔配置的多個(gè)管芯，上述各存儲(chǔ)器系統(tǒng)包括：含有多個(gè)存儲(chǔ)器存儲(chǔ)體的存儲(chǔ)器宏、以及與上述處理模塊及各存儲(chǔ)器存儲(chǔ)體連接的存儲(chǔ)器接口，在不同的管芯中形成上述處理模塊及各存儲(chǔ)器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲(chǔ)器接口和各存儲(chǔ)器存儲(chǔ)體，通過連接布線進(jìn)行連接；上述多個(gè)存取簇通過總線連接。