[發明專利]用于抑制電壓抖動的電路及其方法

有效

• 申請號: 200610170136.2
• 申請日: 2006-12-22
• 公開（公告）號: CN101206907A
• 公開（公告）日: 2008-06-25
• 發明（設計）人: 洪英真;葉明郁
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G11C5/04
• 分類號: G11C5/04;G11C16/30;G11C17/18;H01L27/00
• 代理公司: 北京市柳沈律師事務所
• 代理人: 黃小臨;王志森

技術領域

本發明是有關于一種電子電路，特別是關于一種抑制電壓抖動電路。

背景技術

在現今的集成電路的設計已然朝向越來越高速及低電壓的方向邁進，且芯片因封裝所產生的寄生電感，如打線(bond?wire)，對集成電路的內部電路的影響越來越顯著，例如電源產生電壓抖動的現象。尤其是在高頻且低壓的集成電路設計上，此一用以抑制電壓抖動的已知技術的等效電路圖100電壓抖動現象會大大地降低電路的特性表現。

然，目前用于抑制電壓抖動的已知技術，第一種是采用較好的封裝方式。第二種是采用多重打線，例如是或三重打線、四重打線、或是五重打線的方式。圖1繪示了已知技術的五重打線的示意圖100。在此已知技術的芯片102，包含接腳104、多個功率接合墊105～109、多個打線110～114及等效電容120。其中，該打線110～114具有電感值，該打線110～114是分別耦接于該接腳104與該功率接合墊105、106～109間；該功率接合墊105～109是耦接于該芯片102內部的電源端。理論上，越多重的打線其抑制的效果越好；因為是利用越多重電感并聯，其等效電感值會較小的原理來降低寄生電感值。而這兩種方式的目的皆是在降低寄生電感值，以使得電壓抖動所造成的電路特性下降的現象能有所改善。

由于采用較好的封裝方式或是使用較多條的打線(即，須要較多的接合墊(bonding?pad)，故可能必須加大芯片面積方可容納較多的接合墊)，因此其所付出的成本(封裝成本、打線成本)亦會較高，但其所帶來的效果并非十分有效。不諱言地，對于一個IC，其競爭力在于其電路特性的表現上。但，價格亦是個不容忽視的競爭條件，而價格則是反應在成本上。因此，如何能兼具電路特性的表現及降低成本，則是集成電路設計研發人員向來極重視的一項考慮議題。

至此，由上述可知可明顯得知，用以抑制電壓抖動的已知技術的成本較為昂貴。因此，亟需要一種新穎的發明以解決上述及未來須面臨的問題。

發明內容

本發明的目的之一，在于提供一種用于抑制電壓抖動的電路，以解決上述的問題。

本發明的目的之一，在于提供一種用于抑制電壓抖動的電路，對于未來電路朝向低電壓化及高頻的趨勢而提出應對之道。

本發明的目的，在于提供一種用于抑制電壓抖動的電路。該抑制電壓抖動電路無須使用過多的接合墊、或是較好的封裝，以減少電路的制造成本。

本發明的一種用于抑制電壓抖動的電路包含接腳、第一功率接合墊、第二功率接合墊、第一電感、第二電感、阻尼阻抗及電容。該第一電感及該第二電感分別用以等效該接腳與該第一功率接合墊及該第二功率接合墊間的寄生電感，且分別耦接于該接腳與該第一功率接合墊之間及該接腳與該第二功率接合墊之間。該第一功率接合墊，用以耦接至該電路內部的電源端，其中該電源端可為電路內部的高電平電源端或低電平電源端。該阻尼阻抗用以連接該電路內部的電源端與該第二功率接合墊，而該電容用以等效該電路內部的高電平電源端與該電路內部的低電平電源端間的電容值，且耦接于該電路內部的高電平電源端與該電路內部的低電平電源端之間。

爾后，視上述元件所構成的等效電路內元件數值的不同，來調整該阻尼阻抗的數值，以期使達到該等效電路兩端點間的電壓抖動最快穩定的要求。

此等效電路架構中的阻尼阻抗值，不但可有效抑制電壓抖動的現象，進而提升電路特性的表現。另，由于芯片外部的I/O接腳也大幅地減少，亦間接嘉惠了芯片成本的支出。

本發明提供了一種抑制電壓抖動電路，用以減少集成電路的電壓抖動現象，該抑制電壓抖動電路包含：接腳；第一接合墊，用以耦接該集成電路內部的電源線；第一打線，耦接于該接腳與該第一接合墊之間，該第一打線具有第一電感；第二接合墊；第二打線，耦接于該接腳與該第二接合墊之間，該第二打線具有第二電感；阻尼阻抗，耦接于該集成電路內部的該電源線與該第二接合墊之間。

本發明還提供了一種抑制電壓抖動方法，用以減少集成電路的電壓抖動現象，該方法包含：提供接腳；提供第一接合墊用以耦接集成電路內部的電源線；提供第一打線用以耦接于該接腳與該第一接合墊之間，其中該第一打線具有第一電感；提供第二接合墊；提供第二打線用以耦接于該接腳與該第二接合墊之間，其中該第二打線具有第二電感；提供阻尼阻抗用以耦接于該集成電路內部的該電源線與該第二接合墊之間。