[發明專利]液晶顯示裝置及其制造方法有效
| 申請號: | 200610169000.X | 申請日: | 2006-12-15 |
| 公開(公告)號: | CN101097320A | 公開(公告)日: | 2008-01-02 |
| 發明(設計)人: | 金東瑛 | 申請(專利權)人: | LG.菲利浦LCD株式會社 |
| 主分類號: | G02F1/133 | 分類號: | G02F1/133;G02F1/136;G02F1/1333;G03F7/20;G03F7/26;G03F7/00;H01L21/027 |
| 代理公司: | 北京三友知識產權代理有限公司 | 代理人: | 孫海龍 |
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| 摘要: | |||
| 搜索關鍵詞: | 液晶 顯示裝置 及其 制造 方法 | ||
技術領域
本發明涉及一種液晶顯示裝置,更具體地涉及一種液晶顯示(LCD) 裝置及其制造方法。
背景技術
直到最近,顯示裝置通常使用陰極射線管(CRT)。目前,進行許多 努力來研發各種類型的平板顯示器作為CRT的替代物,所述平板顯示器 例如為液晶顯示(LCD)裝置、等離子體顯示板(PDP)、場發射顯示器 和電致發光顯示器(ELD)。在這些平板顯示器中,LCD裝置具有許多優 點,例如高分辨率、輕質、薄外形、緊湊尺寸和低電壓電源要求。
通常,LCD裝置包括兩個間隔開且彼此面對的基板,在這兩個基板 之間插設有液晶材料。這兩個基板包括彼此面對的電極,從而在所述電 極之間施加的電壓跨液晶材料感應出電場。液晶材料中的液晶分子的配 向根據感應電場的強度而改變為感應電場的方向,從而改變了LCD裝置 的光透射率。因而,LCD裝置通過改變感應電場的強度而顯示圖像。
圖1是示出了根據現有技術的LCD裝置的立體圖。
參照圖1,LCD裝置51包括陣列基板、濾色器基板以及在這兩個基 板之間的液晶層。
濾色器基板包括黑底(black?matrix)6、以及在第二基板5上的紅色 (R)、綠色(G)和藍色(B)濾色器圖案7a、7b和7c。在濾色器圖案 7a、7b和7c上布置有公共電極9。
陣列基板包括選通線14和數據線26,它們在第一基板10上彼此交 叉以限定像素區P。在選通線14和數據線26的交叉部分附近布置有薄膜 晶體管T。像素電極32布置在像素區P中并與薄膜晶體管T相連。
通過五個掩模工藝而制成陣列基板。在第一掩模工藝中形成柵極和 選通線。在第二掩模工藝中形成半導體層。在第三掩模工藝中形成數據 線以及源極和漏極。在第四掩模工藝中形成鈍化層,該鈍化層具有使漏 極露出的接觸孔。在第五掩模工藝中形成像素電極。
因為陣列基板通過五個掩模工藝制成,所以制造時間和產品成本增 加。為了解決該問題,提出了一種通過四個掩模工藝來制造陣列基板的 方法。
圖2是示出了根據現有技術通過四個掩模工藝制成的用于LCD裝置 的陣列基板的平面圖。
參照圖2,選通線62和數據線98在一基板上彼此交叉以限定像素 區P。在選通線62的一端處布置有選通焊盤66,并且在數據線98的一 端處布置有數據焊盤99。在選通焊盤66上布置有選通焊盤電極GP,并 且在數據焊盤99上布置有數據焊盤電極DP。
在選通線62和數據線98的交叉部分的附近布置有薄膜晶體管T。 薄膜晶體管T包括柵極64、第一半導體層90a、以及源極94和漏極96。 像素電極PXL布置在像素區P中并與漏極96接觸。
存儲電極86與選通線62交疊。存儲電極86、選通線62以及它們 之間的柵絕緣層形成了存儲電容器Cst。
在數據線98的下方布置有第二半導體層90b,并且在存儲電極86 的下方布置有第三半導體層90c。
第一半導體層90a的有源層92a的一部分沒有被選通線64覆蓋。使 有源層92a的該部分暴露于諸如背光的光,因而產生光電流。該光電流 在薄膜晶體管T中變為漏電流。
另外,因為通過同一掩模工藝形成了諸如數據線98、存儲電極86 以及源極94和漏極96的金屬圖案、以及諸如第一至第三半導體層90a 至90c的半導體圖案,所以半導體圖案的本征非晶硅層伸出金屬圖案之 外。第二半導體層90b的本征非晶硅層的伸出部分也暴露于諸如背光的 光,因而產生光電流。這導致與像素電極PXL的耦合,并且在顯示圖像 時出現波形噪音。
圖3A和圖3B分別是沿著圖2的線II-II和V-V剖取的剖視圖。
參照圖3A和圖3B,當通過四個掩模工藝制造陣列基板時,第一半 導體層90a和第二半導體層90b分別形成在源極94和漏極96以及數據 線98的下方。鈍化層PAS位于源極94和漏極96上。
第一半導體層90a包括本征非晶硅的有源層92a和摻雜非晶硅的歐 姆接觸層92b。第二半導體層90b包括本征非晶硅層70和摻雜非晶硅層 72。
有源層92a的一部分沒有被柵極64覆蓋。有源層92a的該部分暴露 于諸如背光的光,因而產生光電流。該光電流在薄膜晶體管T中變為漏 電流。當產生該漏電流時,像素區P中充有的電壓異常地通過薄膜晶體 管T泄漏。因此,薄膜晶體管T的特性變差。
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