[發明專利]半導體封裝件及其制法

無效

• 申請號: 200610163345.4
• 申請日: 2006-12-01
• 公開（公告）號: CN101192550A
• 公開（公告）日: 2008-06-04
• 發明（設計）人: 姜亦震;普翰屏;黃建屏;蕭承旭
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/60;H01L23/498;H01L23/488
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 程偉;王錦陽

技術領域

本發明涉及一種半導體封裝件及其制法，尤指一種不需要承載件的半導體封裝件及其制法。

背景技術

傳統半導體芯片以焊接框架(Lead?Frame)作為芯片承載件形成半導體封裝件。該焊接框架包含芯片座及形成在該芯片座周圍的多個導腳，待半導體芯片黏接至芯片座上并以焊線電性連接該芯片與導腳后，經由封裝樹脂包覆該芯片、芯片座、焊線以及導腳的內段而形成該具焊接框架的半導體封裝件。

以焊接框架作為芯片承載件的半導體封件的型態及種類繁多，就方形扁平式無引腳(Quad?Flat?Non-leaded，QFN)半導體封裝件而言，其特征在于未設置有外導腳，即未形成有如現有方形扁平式封裝(QuadFlat?package，QFP)半導體封裝件中用于與外界電性連接的外導腳，如此，將得以縮小半導體封裝件的尺寸。如圖1所示，該QFN半導體封裝件1的焊接框架芯片座11底面及導腳12底面均外露出封裝膠體15，使接置在該芯片座11上并通過焊線14電性連接至導腳12的半導體芯片13，并使該QFN半導體封裝件得通過該導腳12外露表面直接通過焊錫材料16而與外界裝置如印刷電路板(printed?circuit?board)10上的焊墊100相互電性連接。

此外，伴隨著半導體產品輕薄短小的發展趨勢的日益重要，傳統焊接框架往往因其厚度的限制而無法進一步縮小封裝件的整體高度，因此，業界于是發展出一種無承載件的半導體封裝件，希望通過減低現有的焊接框架厚度，以使其整體厚度得以比傳統焊接框架式封裝件更為輕薄。

請參閱圖2所示，其為美國專利第5,830,800號案所揭示的無承載件的半導體封裝件，該半導體封裝件主要先在銅質承載件(未示出)上依線路布局形成多個電鍍焊墊(Pad)21，該電鍍焊墊21的鍍層包括金/鈀/鎳/鈀(Au/Pd/Ni/Pd)層，且其厚度大約為6μm；接著，再在該承載件上設置芯片22并進行焊線23連接作業，還進行封裝模壓制造方法以形成封裝膠體24，然后再移除該銅質承載件以使其電鍍焊墊21得以顯露在外界，由此完成無需預備芯片承載件以供芯片接置使用的封裝件，并使該封裝件得以通過該電鍍焊墊21外露表面直接通過焊錫材料形成焊錫接點(solder?joint)26而與外界裝置如印刷電路板(printed?circuit?board)20上的焊墊200相互電性連接。

但是前述的QFN半導體封裝件及無承載件的半導體封裝件中，當使用高度集成化(Highly?Integrated)的芯片，即芯片所布設的電子組件密度提高時，相對地也需提高對應電性連接的導腳或電鍍焊墊的布設數量，而使導腳或電鍍焊墊與芯片間的距離及焊線的弧長增加，如此不僅使焊線作業的困難度提升，甚而易發生焊線偏移及短路等問題，嚴重影響電性連接質量。

鑒于前述缺點，美國專利第6,884,652號揭示一種可有效縮短焊線弧長的半導體封裝件。如圖3所示，這種半導體封裝件包含有介電材料層30，在其預定部位開設有多個貫穿介電材料層30的開口300；焊料(Solder)31，敷設在各該介電材料層30的開口300中；第一薄銅層32，形成在介電材料層30及焊料31上；第二銅層33，敷設在第一薄銅層32上，而使第一薄銅層32及第二銅層33形成有多個導電跡線(Conductive?Trace)330，各導電跡線330具有終端(Terminal)331；金屬層34，敷設在各導電跡線330的終端331上；至少一個芯片35，通過膠黏劑黏置在導電跡線330的預定部位上；多個焊線36，用于電性連接芯片35至敷設有金屬層34的終端331；以及封裝膠體(Encapsulant)37，用于包覆芯片35、焊線36及導電跡線330，而使介電材料層30及焊料31外露出封裝膠體37。

上述半導體封裝件的優點在于無需使用如預制的焊接框架、基板等作為芯片承載件，并使導電跡線得因應芯片的集成化程度彈性地布設并能深入與芯片連接的焊線的布設區域，以有效縮短用于電性連接芯片至導電跡線終端的焊線弧長，而減短芯片與導電跡線間的電性連接路徑，從而能改善半導體封裝件的電路布局性及電性連接質量。