[發明專利]NAND快閃存儲器件的制造方法

無效

• 申請號: 200610145279.8
• 申請日: 2006-11-24
• 公開（公告）號: CN101097890A
• 公開（公告）日: 2008-01-02
• 發明（設計）人: 李秉起
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 楊生平;楊紅梅

技術領域

本發明一般涉及NAND快閃存儲器件，更具體涉及NAND快閃存儲器件的制造方法，其中可以通過減少浮動柵極的面積來減少發生在單元之間的電干擾現象。

背景技術

在NAND快閃存儲器的制造中，由于器件集成度提高使得將形成單位有源區和單位場區的空間尺寸減小。為此，介電層和控制柵極以及浮動柵極形成在狹窄的有源空間內。因此，由于柵極之間的狹窄間隔，導致存在干擾現象的問題。

圖1是示出采用自對準淺溝槽隔離(ST-STI)制造NAND快閃存儲器件的已知常用方法的透視圖。圖1所示說明單元之間的電干擾現象。

參考圖1，在半導體襯底10上順序形成通道氧化物層11和第一多晶硅層12。通過使用隔離掩模的蝕刻過程，選擇性蝕刻第一多晶硅層12和通道氧化物層11。使用被選擇性蝕刻的第一多晶硅層12作為掩模來蝕刻半導體襯底10，從而形成溝槽。

隨后，在整個表面上形成絕緣層例如高密度等離子體(HDP)氧化物層，使得溝槽被間隙填充。將絕緣層拋光(例如，通過化學機械拋光(CMP))使第一多晶硅層12的上表面暴露，從而在溝槽內形成隔離層13。在整個表面上形成第二多晶硅層14。利用掩模蝕刻第二多晶硅層14，形成包括第一多晶硅層12和第二多晶硅層14的浮動柵極。在整個表面上形成介電層15和用于控制柵極的導電層16。

如果通過上述方法形成浮動柵極，則由于高器件集成度而導致隔離層寬度狹窄。因此，相鄰浮動柵極間的距離減小，因而在相鄰浮動柵極之間發生干擾現象。相鄰浮動柵極之間的干擾現象是由于通道氧化物層附近的HDP氧化物層用作介電材料所引起的。這一現象可通過蝕刻隔離層上表面直至通道氧化物層下方區域和隨后間隙填充用于控制柵極的多晶硅層直至通道氧化物層下方區域來防止。

然而，如果浮動柵極的高度下降，則柵極之間的干擾現象減少，但是單元的耦合率和編程速度下降。

圖2是示出隨著器件小型化的編程閾值電壓Vt和干擾閾值電壓(Vt)偏移值的圖。

在圖2中，曲線“a”是表示根據每一器件的單元干擾閾值電壓(Vt)偏移值的圖，曲線“b”表示根據每一器件的編程閾值電壓(Vt)值的圖。由曲線“a”和“b”可見，當器件縮小時，干擾閾值電壓(Vt)偏移值增大而編程閾值電壓(Vt)值減小，并且在60nm或以下的器件中，編程閾值電壓(Vt)值和干擾閾值電壓(Vt)偏移值均超過器件的極限值。

發明內容

因此，本發明尋求解決上述問題，并提供制造NAND快閃存儲器件的方法，其中可以通過減少浮動柵極的面積來減少發生在單元之間的電干擾現象。

根據一個方面，本發明提供一種制造NAND快閃存儲器件的方法，包括以下步驟：在半導體襯底中形成隔離層，使每一隔離層的上側面具有負性剖面(negativeprofile)，在整個表面上形成多晶硅層，其中由于負性剖面使得在多晶硅層中形成接縫，以及實施后退火過程從而使接縫形成空隙。

根據另一方面，本發明提供一種制造NAND快閃存儲器件的方法，包括以下步驟：在半導體襯底上順序層疊通道氧化物層、第一多晶硅層、緩沖氧化物層和氮化物層，并且蝕刻一部分的通道氧化物層、第一多晶硅層、緩沖氧化物層、氮化物層和半導體襯底，從而形成溝槽，其中氮化物層側面為斜面；在溝槽內形成絕緣層，在溝槽內形成隔離層；順序剝離暴露的氮化物層和緩沖氧化物層，從而由于所述斜面使得每一隔離層的上側面具有負性剖面；在整個表面上形成第一多晶硅層，其中由于負性剖面而在第一多晶硅層內形成接縫；實施后退火過程，從而使接縫形成空隙；實施拋光過程，直至隔離層上表面暴露，并且剝離隔離層的部分上表面；以及在整個表面上順序形成介電層和第三多晶硅層。

附圖說明

圖1是說明器件現有制造方法的NAND快閃存儲器件的透視圖；

圖2是示出隨著器件小型化的編程閾值電壓Vt和干擾閾值電壓(Vt)偏移值的圖；

圖3A-3F是示出制造根據本發明實施方案的NAND快閃存儲器件的方法的截面圖。

具體實施方式

以下參考附圖說明根據本發明的具體實施方案。