[發明專利]具有50%工作周期的可編程分頻器

無效

• 申請號: 200610141222.0
• 申請日: 2006-09-28
• 公開（公告）號: CN101154945A
• 公開（公告）日: 2008-04-02
• 發明（設計）人: 嚴敏男
• 申請（專利權）人: 升達半導體股份有限公司
• 主分類號: H03K21/00
• 分類號: H03K21/00;H03K21/40;H03K25/00
• 代理公司: 北京市柳沈律師事務所
• 代理人: 蒲邁文;黃小臨

1.一種具有50％工作周期的可編程分頻器，包含：

一反相選擇裝置，用來于一分頻數為奇數且接收到一觸發信號的瞬變時，調整該觸發信號的瞬變之后傳來的一輸入時鐘信號相對于該觸發信號的瞬變之前傳來的該輸入時鐘信號反相，以產生一修改的時鐘信號；

一第一觸發器，包含一時鐘輸入端，用來輸入一關閉信號的互補信號，一數據輸入端，用來輸入該修改的時鐘信號的互補信號，以及一正輸出端；

一與門，包含二輸入端，分別耦接該反相裝置的輸出端以及該第一觸發器的正輸出端，以及一輸出端，用來輸出一延遲的時鐘信號；

一計數器，耦接于該與門的輸出端，用來依據該延遲的時鐘信號以及該分頻數產生該觸發信號；以及

一第二觸發器，包含一時鐘輸入端，耦接于該計數器的輸出端，一數據輸入端，一負輸出端耦接于該數據輸入端，以及一正輸出端，用來輸出一輸出時鐘信號。

2.如權利要求1所述的可編程分頻器，其中該第一觸發器以及該第二觸發器為D型觸發器。

3.如權利要求1所述的可編程分頻器，其中該反相選擇裝置包含：

一第三觸發器，包含一時鐘輸入端，用來輸入該觸發信號，一數據輸入端，一負輸出端耦接于該數據輸入端，以及一正輸出端；

一第一與非門組合電路，包含一第一輸入端，用來輸入該輸入時鐘信號的互補信號，一第二輸入端，用來輸入該分頻數的設定值的互補值，一第三輸入端，用來輸入該輸入時鐘信號，一第四輸入端，用來輸入該分頻數的設定值，以及一輸出端；以及

一第二與非門組合電路，包含一第一輸入端，耦接于該第二與非門組合電路的輸出端，一第二輸入端，耦接于該第三觸發器的正輸出端，一第三輸入端，耦接于該第二與非門組合電路的第一輸入端，一第四輸入端，經由一反相器耦接于該第三觸發器的正輸出端，以及一輸出端，用來輸出該修改的時鐘信號。

4.如權利要求3所述的可編程分頻器，其中該第三觸發器為D型觸發器。

5.如權利要求3所述的可編程分頻器，其中該第一與非門組合電路以及該第二與非門組合電路分別包含：

一第一與非門，包含二輸入端以及一輸出端；

一第二與非門，包含二輸入端以及一輸出端；以及

一第三與非門，包含二輸入端，分別耦接于該第一與非門以及第二與非門的輸出端，以及一輸入端。

6.如權利要求1所述的可編程分頻器，其中該計數器包含：

一第四觸發器，包含一時鐘輸入端，用來輸入該延遲的時鐘信號，一數據輸入端，一負輸出端耦接于該數據輸入端，以及一正輸出端；

一第五觸發器，包含一時鐘輸入端，耦接于該第四觸發器的正輸出端，一數據輸入端，一負輸出端耦接于該數據輸入端，以及一正輸出端；

一第六觸發器，包含一時鐘輸入端，耦接于該第五觸發器的正輸出端，一數據輸入端，一負輸出端耦接于該數據輸入端，以及一正輸出端；

一第一同門，包含一第一輸入端，用來輸入該分頻數的設定值的第一位，一第二輸入端，耦接于該第四觸發器的時鐘輸入端，以及一輸出端；

一第二同門，包含一第一輸入端，用來輸入該分頻數的設定值的第二位，一第二輸入端，耦接于該第四觸發器的正輸出端，以及一輸出端；

一第三同門，包含一第一輸入端，用來輸入該分頻數的設定值的第三位，一第二輸入端，耦接于該第五觸發器的正輸出端，以及一輸出端；

一第四同門，包含一第一輸入端，用來輸入該分頻數的設定值的第三位，一第二輸入端，耦接于該第六觸發器的正輸出端，以及一輸出端；

一第第二與門，包含二輸入端，分別耦接于該第一以及第三同門的輸出端，以及一輸出端；

一第三與門，包含二輸入端，分別耦接于該第二以及第四同門的輸出端，以及一輸出端；

一第四與非門，包含二輸入端，分別耦接于該第二以及第三與門的輸出端，以及一輸出端；以及

一第二或非門，包含二輸入端，分別耦接于該第四與非門的輸出端，以及一輸出端。

7.如權利要求1所述的可編程分頻器，其中該第四觸發器、第五觸發器以及該第六觸發器為D型觸發器。

8.如權利要求1所述的可編程分頻器，還包含：

一或門，包含二輸入端，用來輸入一重置信號以及一關閉信號，以及一輸出端；以及

一或非門，包含一第一輸入端，耦接于該計數器的輸出端，一第二輸入端，耦接于該或門的輸出端，以及一輸出端，耦接于該反相選擇裝置。