[發(fā)明專利]一種多晶硅電容耦合OTP器件及其制造方法

無效

• 申請?zhí)枺?/td>: 200610119407.1
• 申請日: 2006-12-11
• 公開（公告）號: CN101202283A
• 公開（公告）日: 2008-06-18
• 發(fā)明（設計）人: 徐向明;龔順強
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/822
• 代理公司: 上海浦一知識產(chǎn)權代理有限公司
• 代理人: 丁紀鐵;李雋松

技術領域

本發(fā)明涉及一種半導體集成電路中一次性編程器件(OTP，One-Time-Programmable)的設計與制造技術，特別涉及一種多晶硅電容耦合OTP器件及其制造方法。

背景技術

隨著半導體集成電路(IC)的不斷發(fā)展，目前在許多邏輯電路和高壓工藝應用中(諸如LCD-Driver、RFID、Smart?Card等)，常常需要用到一次可編程存儲器件(OTP)。并且由于所需的OTP容量常常比較小，因此業(yè)界均希望在不改變現(xiàn)有工藝的前提下，通過器件設計來達到嵌入OTP的效果。目前的OTP基本上采用的是類似EEPROM的結構或用EEPROM代替等方法來實現(xiàn)，其缺點是由于EEPROM復雜的工藝要求和專有的模塊工藝，所以很難嵌入普通的邏輯和高壓工藝中；也有利用單層多晶硅來做OTP器件的工藝，但由于OTP器件編程時需要用到高壓，因此大多都需要追加一些特殊的工藝，從而增加工藝的復雜度，并在器件可靠性方面出現(xiàn)問題。如圖1所示，為一種典型的傳統(tǒng)單層多晶硅柵OTP結構，其中：1、有源區(qū)，2、多晶硅柵，3、存儲器晶體管，4、晶體管電容區(qū)；包括存儲器晶體管(有源區(qū))、晶體管電容，其中晶體管電容作為對多晶硅浮柵的控制端，對OTP的讀寫編程等起到關鍵作用。

發(fā)明內(nèi)容

本發(fā)明要解決的技術問題是提供一種多晶硅電容耦合OTP器件及其制造方法，通過改變傳統(tǒng)的版圖設計，利用現(xiàn)有工藝即達到嵌入式OTP的成功運用。

為解決上述技術問題，本發(fā)明提出了一種多晶硅電容耦合OTP器件，該OTP器件除包括存儲器晶體管、多晶硅浮柵，還包括多晶硅(PIP，Poly-Insulator-Poly)電容，即利用PIP電容代替常規(guī)OTP結構中的晶體管電容，并且PIP電容的下電極作為浮柵控制存儲器晶體管的溝道，PIP電容的上電極作為浮柵的控制端；上述PIP電容的上電極可突出到所述PIP電容的下電極。

為解決上述技術問題，本發(fā)明還提出了一種制造上述器件的方法，即使用現(xiàn)有工藝中的PIP電容與存儲器晶體管相結合，且用PIP電容的下電極作為浮柵控制所述存儲器晶體管的溝道，用PIP的上電極作為浮柵的控制端；也可將上述PIP電容的上電極制作為突出到所述PIP電容的下電極的結構。

本發(fā)明由于利用現(xiàn)有工藝中PIP電容，通過版圖設計與低壓邏輯晶體管共同構成OTP器件，并且本發(fā)明可完全保持現(xiàn)有PIP工藝不變，不需要特別制作OTP編程所需的高壓結，即可實現(xiàn)結構簡單、編程效果良好、可靠性高的嵌入式OTP器件。

附圖說明

圖1是一種傳統(tǒng)的單層多晶硅柵OTP設計結構示意圖；

圖2是本發(fā)明的一個具體實施例的OTP設計結構示意圖；

附圖標記：1、有源區(qū)，2、多晶硅柵，3、存儲器晶體管，4、晶體管電容區(qū)，5、有源區(qū)，6、多晶硅柵#1，7、多晶硅柵#2，8、存儲器晶體管，9、PIP電容區(qū)。

具體實施方式

下面結合附圖和具體實施例對本發(fā)明作進一步詳細的說明。

如前所述，圖1中是一種傳統(tǒng)的單層多晶硅柵OTP結構，其中晶體管電容作為對浮柵的控制端，對OTP的讀寫編程等起到關鍵作用。由于在現(xiàn)今SOC盛行的時代里，許多諸如LCD-Drive、RFID、Smart?Card等工藝中都用到多晶硅電容(PIP)，同時又需要OTP器件，因此本發(fā)明設計思路是：在不改變?nèi)魏喂に嚄l件的基礎上，利用現(xiàn)有工藝中的PIP電容工藝，用PIP電容代替常規(guī)OTP結構中的晶體管電容(圖1中的晶體管電容部分)，設計了一種新的OTP器件嵌入現(xiàn)有工藝。

實施例：

圖2是本發(fā)明的一個具體實施例的OTP設計結構示意圖，其中：5、有源區(qū)，6、多晶硅柵#1，7、多晶硅柵#2，8、存儲器晶體管，9、PIP電容區(qū)。

在該實施例中，用PIP電容代替常規(guī)OTP結構中的晶體管電容，PIP的下電極6(多晶硅柵#1)作為浮柵控制晶體管的溝道，用PIP的上電極7(多晶硅柵#2)，取代常規(guī)的MOS的有源區(qū)，作為浮柵的控制端。

必須強調(diào)指出，制作該結構的OTP可完全保持現(xiàn)有PIP工藝流程不變，不用追加任何額外工藝條件，即使用現(xiàn)有工藝中的PIP電容與存儲器晶體管相結合，且用PIP電容的下電極作為浮柵控制所述存儲器晶體管的溝道，用PIP的上電極作為浮柵的控制端；也可將上述PIP電容的上電極制作為突出到所述PIP電容的下電極的結構。