[發明專利]一種信號延遲的電路裝置

有效

• 申請號: 200610103233.X
• 申請日: 2006-07-14
• 公開（公告）號: CN101106369A
• 公開（公告）日: 2008-01-16
• 發明（設計）人: 林滿院;許萍;李梅
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13;H03K5/14
• 代理公司: 北京安信方達知識產權代理有限公司
• 代理人: 王漪;王繼長

技術領域

本發明涉及一種集成電路中的信號延遲電路裝置。

背景技術

現有技術的集成電路中，經常需要對一些信號進行一定的延遲，以滿足如信號匹配、時序配合等方面的要求。電流模式邏輯CML(Current?ModeLogic)電路是一種用模擬的方法實現的高速數字邏輯電路，是用CMOS工藝實現的差分電路，可廣泛應用于高速的數據傳輸、接口電路中，其數據傳輸速率可以達到10Gbps。

由于高速信號沿不同的路徑傳輸時，產生的延遲也不同，當兩個不同傳輸路徑的信號之間需要匹配時，就需要用延遲電路來使二者延遲時間大致相同，當然用緩沖器和反相器作為延遲電路可以解決這個問題。但是數量固定的緩沖器和反相器產生的延遲是固定的，當需要變化的延遲時間時，緩沖器或反相器就無能為力了。

在美國專利US6825707B2公開了一種可變延時的CML電路，它是把信號分成兩路，一路延時較大，稱為慢通道；一路延時較小，稱為快通道。信號延遲電路通過一個選擇器來選擇這兩路延遲在輸出中所占的比例，從而可達到不同的延遲時間。????

但美國專利US6825707B2有以下缺點：一是它的控制延時接口是模擬的，在數字和數模混合電路的應用時使用不方便；二是此電路用到三層晶體管結構，對最小電源電壓的要求較高，現在電源電壓隨著集成電路的加工尺寸越來越小，如0.18um工藝通常的電壓為1.8V，而0.13um工藝就只有1.2V了，所以這個電路對電源電壓的要求限制了它在高集成度電路中的應用；三是在同樣的電源電壓下，三層晶體管結構使輸出信號的擺幅降低，也降低了可以使用的最高工作頻率。

因此，現有技術存在缺陷，而有待于改進和發展。

發明內容

本發明的目的在于提供一種數字控制的延遲裝置，可以根據需要的延遲時間精度選擇不同的數字控制位數。

本發明的技術方案包括：

一種信號延遲的電路裝置，其中，其包括：第一和第二NMOS管的源極相連并和第一可控電流源的輸出連接；第三和第四NMOS管的源極相連并和第二可控電流源的輸出連接；

同相輸入端接第一和第三延時單元，第一延時單元的輸出接第二NMOS管的柵極，第三延時單元的輸出接第四NMOS管柵極；

反相輸入端接第二和第四延時單元，所述第二延時單元的輸出接第一NMOS管的柵極，第四延時單元的輸出接第三NMOS管的柵極；

所述第一NMOS管和第三NMOS管的漏極相連并接第一電阻的一端作為同相輸出端，所述第一電阻的另外一端接電源電壓；

所述第二NMOS管和第四NMOS管的漏極相連并接第二電阻的一端作為反相輸出端，所述第二電阻的另外一端接電源電壓；以及

數個數據控制位連接一第一可控電流源的對應輸入端，并同時對應連接的數個反相器，該數個反相器的輸出連接到一第二可控電流源的對應輸入端。

所述的電路裝置，其中，所述第一可控電流源和所述第二可控電流源的總電流大小相同。

所述的電路裝置，其中，所述第一可控電流源及第二可控電流源分別包括：數個電流源和對應的開關串聯輸出而成，其中一電流源的輸出直接接到該可控電流源的輸出，另一端接地；其他每一電流源在對應的開關閉合后其輸出直接接到該可控電流源的輸出，另一端接地；所述開關的控制端接對應的數字控制位。

所述的電路裝置，其中，所述數個電流源I_n＞...＞I₂＞I₁＞I₀，其中，n為計數自然數，I₀為直接輸出的電流源。

所述的電路裝置，其中，所述相鄰的電流源之比I_n/I_n-1的比例是2。

所述的電路裝置，其中，所述第一至第四延時單元包括電阻和電容，所述電阻兩端分別接延時單元的輸入和輸出，電容一端接延時單元的輸出，另一端接地。

所述的電路裝置，其中，所述第一至第四延時單元僅由接地的電容實現。

所述的電路裝置，其中，所述第一至第四延時單元僅由串聯電阻實現。

所述的電路裝置，其中，所述第一和第二延時單元結構和參數相同；所述第三和第四延時單元結構和參數相同。

所述的電路裝置，其中，所述第一和第二可控電流源的電流之和等于一個固定值。