[發明專利]具保護復合層的半導體元件及其制造方法

無效

• 申請號: 200610101518.X
• 申請日: 2006-07-12
• 公開（公告）號: CN101106097A
• 公開（公告）日: 2008-01-16
• 發明（設計）人: 胡伯康;董大衛
• 申請（專利權）人: 茂德科技股份有限公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L21/28;H01L23/482
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波;侯宇

技術領域

本發明涉及具保護復合層的半導體元件及其制造方法，特別是具有包含聚酰亞胺層的保護復合層的半導體元件及其制造方法。

背景技術

于多重集成電路的工藝中，當已完成金屬化與平坦化的工藝步驟后，集成電路的主架構已大致呈現。為保護此等剛完成但卻非常脆弱的集成電路，使其不受機械性傷害或水氣、雜質的污染，于工藝的后階段，通常于集成電路表面上沉積一層保護層，以保護該集成電路。

該保護層于半導體元件中覆蓋二區域，一為熔絲區(Fuse?Bank)，另一為焊墊區(Metal?Pad)。其中，為了使半導體元件的工藝成品率及產品品質能達最高標準，會于不同工藝階段進行產品測試，以盡早檢測出具瑕疵的半導體元件。熔絲區的設置，可于檢測出具瑕疵的半導體元件時，用以調整芯片上元件的電路連接方式，避免因個別半導體元件存有瑕疵，而導致整片芯片無法使用。

一般而言，半導體元件的熔絲區通常配置有熔絲構件(Fuse)，其可用以提供備用電路(Redundant?Circuit)。因此，于檢測出個別晶粒具有缺陷時，可針對此缺陷部分進行激光修補(Laser?Repair)，利用激光所產生的能量以切斷熔絲結構中的部份內金屬線而形成另一回路，重新調整芯片上元件的電路連接方式。即，利用熔絲構件所構成的備份電路取代缺陷部分，使得具有缺陷的晶粒仍可繼續使用，從而提高工藝成品率。另一方面，焊墊區負責連接半導體元件內部的集成電路至外部電路，以便后續的封裝(Packing)工藝。

目前常見用以形成熔絲區與焊墊區的工藝為利用單一掩模的單掩模工藝，圖1A至圖1C即傳統單掩模工藝的示意圖。參見圖1A，圖中顯示于半導體元件的襯底(未顯示)上形成一熔絲區2與一焊墊區4，其中熔絲區2包含一金屬熔絲構件10、一介電層20以及一金屬線30，該介電層20位于金屬熔絲構件10之上，金屬線30則位于介電層20之中。另一方面，焊墊區4除介電層20之外，另于介電層20中包含一金屬焊墊40。續參閱圖1B，圖中顯示于熔絲區2與焊墊區4中，利用一適當掩模(未顯示)，于介電層20上形成一圖案化的最終保護層50。其后，如圖1C所示，以該經圖案化的最終保護層50作為一掩模層，蝕刻熔絲區2與焊墊區4的介電層20，以分別形成一熔絲窗A與一焊墊窗B于熔絲區2與焊墊區4中。其中，金屬線30位于所形成熔絲窗A的側壁中，而金屬焊墊40則位于焊墊窗B的窗底位置。

上述單掩模工藝的最大優點，在于將所使用的掩模數量降至最少，故可節省工藝成本。惟，此工藝所形成熔絲窗A的側壁因無任何保護層覆蓋而裸露于外，故易遭受空氣中的濕度與雜質污染。此外，此工藝因受限于最終保護層50的圖案化分辨率，故易于熔絲窗A與金屬線30之間形成一細薄側壁，而無法提供介電層20中金屬線30適當的保護隔絕效果，容易導致污染而進一步造成元件可靠度的問題。

因此，業界仍存在一種改進前述單掩模工藝的需求，以提供適用于熔絲區與焊墊區的保護層，有效保護集成電路，提高半導體元件的工藝成品率。本發明即為針對前述需求所為的研發成果，其可為半導體元件目前所面臨的前述問題提供一解決方案。

發明內容

本發明的一目的是提供一種半導體元件，其包含：一具一熔絲窗的熔絲區，該熔絲窗具一窗底及二側壁；一具一焊墊窗的焊墊區，該焊墊窗具一窗底及二側壁；以及一保護復合層，覆蓋于該熔絲區及該焊墊區而于該二區僅暴露該熔絲窗窗底及該焊墊窗窗底。其中，該保護復合層不但可有效保護熔絲窗側壁不受空氣中水氣或雜質的污染，且與熔絲窗側壁具有良好的附著力，故可避免保護層與熔絲窗側壁間的易剝離問題，有效提升半導體元件的工藝成品率。

本發明的另一目的，是提供一種制造半導體元件的方法，其包含以下步驟：提供一襯底，其上包含一熔絲區及一焊墊區；于該熔絲區上形成一熔絲窗且于該焊墊區上形成一焊墊窗，該熔絲窗及該焊墊窗各具一窗底及二側壁；以及形成一圖案化的保護復合層，以覆蓋該熔絲區及該焊墊區，而于該二區僅暴露該熔絲窗窗底及該焊墊窗窗底。

本發明的再一目的，是提供一種用于保護半導體元件的保護復合層，其包含一與半導體元件直接接觸的犧牲介電層以及一覆蓋于該犧牲介電層上的聚酰亞胺層，其中該犧牲介電層是氮化硅層或氮氧化硅層，且該半導體元件所欲保護的表面包含二氧化硅表面。

附圖說明

圖1A至圖1C是現有技術利用單掩模工藝于半導體元件中形成保護層的示意圖；

圖2A至圖2D是本發明利用雙掩模工藝于半導體元件中形成保護層的第一實施例的示意圖；以及