[發明專利]有源矩陣型液晶顯示器及其像素結構

無效

• 申請號: 200610072232.3
• 申請日: 2006-04-12
• 公開（公告）號: CN101055383A
• 公開（公告）日: 2007-10-17
• 發明（設計）人: 郭建忠;周怡伶
• 申請（專利權）人: 勝華科技股份有限公司
• 主分類號: G02F1/136
• 分類號: G02F1/136;H01L27/00;G02F1/1335;G02F1/133
• 代理公司: 北京三友知識產權代理有限公司
• 代理人: 湯在彥

技術領域

本發明涉及一種具高開口率(aperture?ratio)的有源矩陣型液晶顯示器及其像素結構。

背景技術

圖1A為一平面示意圖，顯示一公知有源矩陣型液晶顯示器(active?matrixliquid?crystal?display；AM?LCD)的有源元件基板(active?element?substrate)上構成一像素結構100的不同膜層，圖1B為沿圖1A的A-A線橫切而得的剖面圖，顯示該像素結構100的一儲存電容器(storage?capacitor)Cst設計。

如圖1A所示，薄膜晶體管(thin?film?transistor；TFT)102例示為一n型非晶硅薄膜晶體管(n-type?a-Si?TFT)，其柵極102g連接掃描線104，源極102s連接到數據線106，且漏極102d經由接觸孔108連接像素電極110。請參考圖1B，儲存電容器Cst是由共同配線112間隔柵極絕緣層(gateinsulator)114、鈍化層(passivation?insulator)116與像素電極110所構成。作為儲存電容器Cst下電極的共同配線112是于進行公知第一金屬層(metal?1)工藝時與薄膜晶體管102的柵極102g共同形成。

一般而言，儲存電容器Cst的電容值取決于上、下電容電極兩者疊合的面積、所夾的介電層厚度與介電層的介電常數來決定。然而，上述的儲存電容器Cst設計，其構成儲存電容器Cst的兩電極(共同配線112與像素電極110)間所夾的介電層過厚(同時包含柵極絕緣層114及鈍化層116)，若欲獲得所需的儲存電容值，需大幅增加作為下電極的共同配線112的面積。然而，共同配線112由不透光的第一金屬層材料所構成，如此即導致該像素結構100的開口率(aperture?ratio)顯著下降。

圖2A及圖2B為顯示具有另一種儲存電容器Cst設計的公知像素結構200的示意圖，圖2B為沿圖2A的B-B線橫切而得的剖面圖。

如圖2A所示，薄膜晶體管202例示為一n型非晶硅薄膜晶體管(n-type?a-SiTFT)，其柵極202g連接掃描線204，源極202s連接到數據線206，且漏極202d則經由接觸孔220連接像素電極212。儲存電容器Cst由一下電極208與上電極210所構成。像素電極212經由一接觸孔214與上電極210連接。儲存電容器的下電極208是在進行公知第一金屬層(metal?1)工藝時與薄膜晶體管202的柵極202g共同形成。儲存電容器的上電極210則在進行公知第二金屬層(metal2)工藝時與薄膜晶體管202的源極202s及漏極202d共同形成。

請參考圖2B，依該儲存電容器Cst設計，儲存電容器Cst的下電極208(第一金屬層構成)與上電極210(第二金屬層構成)兩者間僅間隔柵極絕緣層216而未間隔鈍化層218。因此，與前述圖1A、1B所示的儲存電容器設計相比，因兩電容電極所夾的介電層較薄而得以減小兩電容電極的面積。然而，為確保導電異物不會沿下電極208邊緣殘留在柵極絕緣層216，同時考慮所能容許的制造公差，在利用該設計的液晶陣列基板實際制造過程中，下電極208通常會形成一比所需電容值更大的面積，以確保上電極210能置于下電極208所涵蓋區域內，如此不僅造成材料浪費且使該像素結構200的開口率下降。

發明內容

本發明要解決的技術問題是：提供一種液晶顯示裝置及其像素結構，其能通過儲存電容器的改進結構而獲得良好開口率，有效提升顯示器的對比表現。

本發明的技術解決方案是：一種具儲存電容器的像素結構，其包含一第一金屬層(metal?1?layer)、一柵極絕緣層、一第二金屬層(metal?2?layer)、一鈍化層及一像素電極。第一金屬層界定出一共用配線、一掃描線及一有源元件的柵極區域，且覆蓋第一金屬層的柵極絕緣層具有至少一接觸孔以暴露部份第一金屬層的共用配線。第二金屬層形成于柵極絕緣層上且界定出一數據線、有源元件的漏極及源極區域及一儲存電容電極，且儲存電容電極經由柵極絕緣層的接觸孔電連接第一金屬層所制成的共用配線。一鈍化層覆蓋該第二金屬層，且一像素電極形成于鈍化層上并與儲存電容電極間隔該鈍化層構成一儲存電容器。由第二金屬層構成的儲存電容電極亦可作為像素結構中的一遮光線。