[發明專利]一種無讀取延遲的先進先出存儲器

有效

• 申請號: 200610060766.4
• 申請日: 2006-05-25
• 公開（公告）號: CN101079313A
• 公開（公告）日: 2007-11-28
• 發明（設計）人: 王峻;鄧子星;李浩
• 申請（專利權）人: 李浩
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 北京律誠同業知識產權代理有限公司
• 代理人: 黃韌敏

技術領域

本發明屬于芯片設計領域，尤其涉及一種先進先出存儲器(FIFO)。

背景技術

先進先出(First?In?First?Out，FIFO)在專用集成電路(Application?SpecificIntegrated?Circuit，ASIC)和現場可編程邏輯陣列(Field?Programmable?GateArray，FPGA)設計中通常被理解為一種先入先出數據緩沖存儲器。FIFO的工作特點是先從FIFO寫入端口寫入的數據，在FIFO讀出端口被首先讀出。在芯片設計領域，特別是進行數據通訊、無線通訊以及圖像處理等領域的芯片設計時，通常利用FIFO的這個特性作為芯片內部的數據緩存，前一個模塊將處理完畢的數據寫入FIFO，后一個模塊從FIFO的非空狀態得知有數據寫入FIFO后將數據從FIFO中讀出進行處理。

圖1示出了FIFO的典型結構，包括一個雙端口存儲器(RAM)12、一個狀態產生單元(Status)14、一個寫地址指針控制單元(WrPtr)16以及一個讀地址指針控制單元(RdPtr)18。雙端口存儲器12作為數據緩存單元。狀態產生單元14用于產生FIFO的空滿狀態。寫地址指針控制單元16和讀地址指針控制單元18分別用于控制FIFO寫入和讀出端口的地址。其中，ADDRA/B為RAM的寫地址A/B端口，WEA/B為RAM的寫使能A/B端口，DINA/B為RAM的寫數據A/B端口，DOUTA/B為RAM的讀數據A/B端口，CLKA/B為RAM的時鐘A/B端口。AddEnb為寫地址指針控制單元16和讀地址指針控制單元18的使能端口，Clk為寫地址指針控制單元16和讀地址指針控制單元18的時鐘信號端口。當寫使能信號(Wenb)有效時，寫地址指針控制單元16根據寫時鐘信號(WrClk)產生地址(Addr)給雙端口存儲器12和狀態產生單元14，雙端口存儲器12根據寫使能信號和寫時鐘信號同步存儲外部寫入的數據(Wdat)。當讀地址使能信號(Renb)有效時，讀地址指針控制單元18在讀時鐘信號(RdClk)的控制下產生雙端口存儲器12的地址，并將產生的地址輸入至狀態產生單元14，雙端口存儲器12在讀時鐘信號(RdClk)的控制下同步向外部輸出數據。狀態產生單元14根據寫地址指針控制單元16和讀地址指針控制單元18輸入的地址，指示FIFO處于近滿狀態(AlFull)、滿狀態(Full)，還是近空狀態(AlEmpty)、空狀態(Empty)。

讀地址指針控制單元18通常由一個地址指針計數器1801構成，如圖2所示。CE為地址指針計數器1801的使能端口，Clk為地址指針計數器1801的時鐘信號端口，Q為地址指針計數器1801的地址(Addr)輸出端口。當FIFO的讀使能信號有效時，地址指針計數器1801加1。然而，由于雙端口存儲器12讀取數據時具有讀取延遲效應，即當雙端口存儲器12地址總線上地址有效后，下一個時鐘周期數據總線上的數據才有效。如圖3所示，當地址總線上為地址A0時，下一個時鐘周期數據總線上才出現數據D0。因此，根據雙端口存儲器12讀數據時序和讀地址指針控制單元18的結構，可得到通常FIFO的讀數據時序如圖4所示。可以看到通常FIFO讀數據時有讀取延遲效應，當讀使能信號Renb有效后，延遲一個時鐘周期，數據總線上才連續出現有效的數據。這種FIFO為有讀取延遲的FIFO。

在芯片設計過程中，經常需要在FIFO讀端口發起一次讀請求后(讀使能信號置為高電平)，立刻根據從FIFO中讀出的數據進行處理分析，從而判斷是否需要發起下一次讀請求。如果采用有延遲的FIFO，將需要在發起一次讀請求后，停止發起讀請求，等待一個時鐘周期，從讀出數據總線上得到有效數據處理分析后，再發起下一次讀請求。這樣，每次需要根據讀出數據判斷是否發起下一次讀請求時，都要等待一個時鐘周期，浪費了FIFO讀出端口的帶寬，而且使得對FIFO的讀出處理操作更加復雜。

發明內容

本發明的目的在于提供了一種先進先出存儲器，旨在解決現有技術中有延遲效應的FIFO中，在根據讀出數據判斷是否發起下一次讀請求時，要等待一個時鐘周期，浪費了FIFO讀出端口的帶寬，而且使得對FIFO的讀出處理操作更加復雜的問題。