[發(fā)明專利]復(fù)雜式可程序邏輯器的程序代碼的加載方法

無效

• 申請(qǐng)?zhí)枺?/td>: 200610035261.2
• 申請(qǐng)日: 2006-04-28
• 公開（公告）號(hào): CN101063940A
• 公開（公告）日: 2007-10-31
• 發(fā)明（設(shè)計(jì)）人: 劉憲丞
• 申請(qǐng)（專利權(quán)）人: 佛山市順德區(qū)順達(dá)電腦廠有限公司;神達(dá)電腦股份有限公司
• 主分類號(hào): G06F9/445
• 分類號(hào): G06F9/445
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明是涉及一種加載方法，特別是一種復(fù)雜式可程序邏輯器的程序代碼的加載方法。

背景技術(shù)

傳統(tǒng)上的數(shù)字電路大部分是以TTL邏輯族為主，它不僅在設(shè)計(jì)上費(fèi)時(shí)，在制作上更是費(fèi)工，且隨著工業(yè)科技的迅速發(fā)展，對(duì)數(shù)字電路的需求越來越大，所要求的功能也越來越復(fù)雜，因此，產(chǎn)生可程序數(shù)組邏輯器(FPGA)及復(fù)雜式可程序邏輯器(CPLD)，其內(nèi)部的邏輯閘數(shù)從數(shù)百個(gè)邏輯閘到數(shù)百萬(wàn)邏輯閘都有，而設(shè)計(jì)方式也由以往的閘層次(gate-level)，發(fā)展至近年來的硬件描述語(yǔ)言(HDL)。

因此，目前數(shù)字電路的設(shè)計(jì)是透過FPGA及CPLD來對(duì)電路的功能性(Functionalities)直接進(jìn)行驗(yàn)證，以對(duì)電路設(shè)計(jì)進(jìn)行仿真，以減少電路設(shè)計(jì)的失誤機(jī)會(huì)，進(jìn)而降低研發(fā)的成本，故，F(xiàn)PGA及CPLD近年來被廣泛應(yīng)用于多媒體、工作站、電子通訊與網(wǎng)絡(luò)等領(lǐng)域的IC設(shè)計(jì)發(fā)展中。

一般使用含有CPLD的電子產(chǎn)品時(shí)，都是將CPLD透過燒錄器將設(shè)計(jì)者透過硬件描述語(yǔ)言寫成的程序代碼燒錄至CPLD內(nèi)，再將已燒錄完成的CPLD進(jìn)行焊接于電子產(chǎn)品中；但是，如果焊接技術(shù)不良時(shí)，極易導(dǎo)致CPLD的執(zhí)行動(dòng)作不正常，此為現(xiàn)今的缺失。而且，CPLD是通過燒錄器進(jìn)行燒錄程序代碼，所以，在對(duì)CPLD進(jìn)行程序代碼更新時(shí)，亦是一件麻煩的程序。

再者，燒錄器不斷執(zhí)行燒錄動(dòng)作時(shí)，亦易導(dǎo)致燒錄器的損壞，進(jìn)而增加產(chǎn)品量產(chǎn)時(shí)的成本，此為現(xiàn)今另一缺失。另外，燒錄CPLD時(shí)，是采用人工方式易耗費(fèi)工時(shí)，故又為現(xiàn)今的缺失。

發(fā)明內(nèi)容

本發(fā)明主要在于提供一種復(fù)雜式可程序邏輯器的程序代碼的加載方法，借以解決先前技術(shù)所存在的問題。

本發(fā)明所揭露的復(fù)雜式可程序邏輯器的程序代碼的加載方法，應(yīng)用于計(jì)算機(jī)系統(tǒng)中，此計(jì)算機(jī)系統(tǒng)至少包括有微處理器、存儲(chǔ)器及復(fù)雜式可程序邏輯器，存儲(chǔ)器中至少儲(chǔ)存一個(gè)復(fù)雜式可程序邏輯器可執(zhí)行的程序代碼，此加載方法包括有下列步驟：

微處理器至存儲(chǔ)器內(nèi)讀取對(duì)應(yīng)復(fù)雜式可程序邏輯器可執(zhí)行的程序代碼；

微處理器透過標(biāo)準(zhǔn)輸入輸出單元(GPIO)將程序代碼加載于復(fù)雜式可程序邏輯器，以驅(qū)動(dòng)復(fù)雜式可程序邏輯器產(chǎn)生相對(duì)應(yīng)的動(dòng)作。

其中，標(biāo)準(zhǔn)輸入輸出單元是配置于微處理器上，其為4個(gè)腳位的標(biāo)準(zhǔn)輸入輸出接口(GPIO)，而存儲(chǔ)器為非揮發(fā)性存儲(chǔ)器，其可為電力可程序只讀存儲(chǔ)器(Electrically?Programmable?ROM，EPROM)、電抹式可程序只讀存儲(chǔ)器(Electrically?Erasable?Programmable?ROM，EEPROM)或閃存(flashMemory)。復(fù)雜式可程序邏輯器(Complex?Programmable?Logic?Device，CPLD)或是其它型態(tài)的非揮發(fā)性存儲(chǔ)器。

另外，復(fù)雜式可程序邏輯器中包括有接合測(cè)試行動(dòng)組(Joint?Test?ActionGroup，JTAG)單元，其連接至標(biāo)準(zhǔn)輸入輸出單元來形成測(cè)試路徑，亦是當(dāng)微處理器進(jìn)行加載程序代碼時(shí)，可通過JTAG單元測(cè)試復(fù)雜式可程序邏輯器讀取程序代碼是否正常。

再者，存儲(chǔ)器內(nèi)至少需儲(chǔ)存由硬件描述語(yǔ)言所撰寫而成的程序代碼，亦是復(fù)雜式可程序邏輯器可讀取的程序代碼，其程序代碼可通過計(jì)算機(jī)系統(tǒng)透過因特網(wǎng)連接到遠(yuǎn)程的服務(wù)器，進(jìn)行下載取得。

本發(fā)明所提供的復(fù)雜式可程序邏輯器的程序代碼的加載方法，可以動(dòng)態(tài)的將程序代碼儲(chǔ)存在存儲(chǔ)器內(nèi)，以達(dá)成有效率地更新程序代碼的便利性，并且CPLD可以直接與電子產(chǎn)品一起制造完成，以避免焊接不良時(shí)，電路誤動(dòng)作。

另外，更新復(fù)雜式可程序邏輯器的程序代碼時(shí)是由電子產(chǎn)品內(nèi)部進(jìn)行更新動(dòng)作，所以可降低產(chǎn)品量產(chǎn)時(shí)的燒錄治具成本及所耗費(fèi)的燒錄程序工時(shí)。

附圖說明

圖1為依據(jù)本發(fā)明提供的復(fù)雜式可程序邏輯器的程序代碼的加載方法的流程圖；

圖2為計(jì)算機(jī)系統(tǒng)的方塊圖。

具體實(shí)施方式

請(qǐng)參閱圖1為依據(jù)本發(fā)明提供的復(fù)雜式可程序邏輯器30的程序代碼的加載方法的流程圖，是應(yīng)用于計(jì)算機(jī)系統(tǒng)中，計(jì)算機(jī)系統(tǒng)至少包括存儲(chǔ)器10、微處理器20及復(fù)雜式可程序邏輯器30(Complex?Programmable?Logic?Device，CPLD)，如圖2所示。

其中，微處理器20中包括有四支腳位的標(biāo)準(zhǔn)輸入輸出單元21(GeneralPurpose?Input?Output，GPIO)，復(fù)雜式可程序邏輯器30中包括有接合測(cè)試行動(dòng)組(Joint?Test?Action?Group，JTAG)單元31。