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[發明專利]金屬氧化物半導體器件的制造方法有效

專利信息
申請號: 200610030792.2 申請日: 2006-09-04
公開(公告)號: CN101140869A 公開(公告)日: 2008-03-12
發明(設計)人: 張海洋;劉乒;馬擎天 申請(專利權)人: 中芯國際集成電路制造(上海)有限公司
主分類號: H01L21/28 分類號: H01L21/28;H01L21/336
代理公司: 北京集佳知識產權代理有限公司 代理人: 逯長明
地址: 201203*** 國省代碼: 上海;31
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摘要:
搜索關鍵詞: 金屬 氧化物 半導體器件 制造 方法
【說明書】:

技術領域

本發明涉及半導體制造技術領域,特別涉及一種金屬氧化物半導體器件的制造方法。

背景技術

隨著半導體制造技術的飛速發展,半導體器件為了達到更快的運算速度、更大的數據存儲量以及更多的功能,晶片朝向更高的元件密度、高集成度方向發展,金屬氧化物半導體器件(MOS)的柵極變得越來越細且長度變得較以往更短。半導體器件的制造技術已經進入65nm乃至45nm工藝節點,柵極寬度的最小特征尺寸已經達到45nm或更小。

在互補金屬氧化物半導體器件(CMOS)的NMOS和PMOS晶體管中,制造柵極的優選材料是多晶硅,其具有特殊的耐熱性以及較高的刻蝕成圖精確姓。在形成柵極的過成中,通常需要在柵極多晶硅層表面覆蓋硬掩膜層(hardmask)。申請號為200410089397.2的中國專利申請公開了一種可控制柵極結構長度的刻蝕工藝。該方法在圖案化的光刻膠下加設硬掩膜層,先將圖案化光刻膠的圖案轉移至硬掩膜層上,并將圖案化光刻膠移除,最后再以此圖案化硬掩膜為掩膜進行刻蝕。

圖1至圖3為說明現有柵極形成過程的剖面示意圖。如圖1所示,在半導體襯底100上形成一層柵極氧化硅110,在柵極氧化層110上沉積多晶硅層120,然后利用化學氣相淀積(CVD)等工藝多晶硅層120上沉積硬掩膜層130,該硬掩膜層130的材料為氮化硅(SIN)或氮氧化硅(SION),隨后涂布光刻膠并對光刻膠進行圖案化。

如圖2所示,利用刻蝕工藝將圖案化后的光刻膠圖形140轉移至硬掩膜層130上,形成圖案化的硬掩膜180。將所述圖案化光刻膠圖形140移除,再以圖案化的硬掩膜180為掩膜刻蝕多晶硅層120形成柵極150。

由于圖案化的硬掩膜180對多晶硅層120的刻蝕選擇比很高,因此可避免因圖案化的光刻膠被過度刻蝕的問題。然而,上述硬掩膜130的材料為氮化硅(SIN)或氮氧化硅(S1ON),需要用濕法腐蝕的方法去除,所使用的腐蝕液為磷酸(H3PO4)。由于硬掩膜130的材料比較致密,因此腐蝕的時間必須足夠長才能將硬掩膜130徹底去除。眾所周知,對CMOS器件中的NMOS和PMOS的柵極進行預摻雜能夠改善器件的閾值電壓和驅動電流特性,從而提高器件性能。對于NMOS器件,通常采用n型雜質例如磷對柵極進行摻雜。在此條件下,當利用磷酸去除硬掩膜時,磷酸會同時腐蝕摻雜磷雜質的多晶硅柵極部分,導致多晶硅柵極150出現如圖3所示的瓶頸(necking)160的現象,尤其在柵極特征線寬在65nm以下時,極窄的柵極只要用磷酸去除硬掩膜的時間稍長,便極易出現瓶頸現象。

發明內容

本發明的目的在于提供一種金屬氧化物半導體器件的制造方法,能夠避免柵極的瓶頸(necking)現象的發生。

為達到上述目的,本發明提供的一種金屬氧化物半導體器件的制造方法,包括:

在半導體襯底上形成電介質層;

在所述電介質層上形成多晶硅層;

在所述多晶硅層上形成硬掩膜層并圖案化所述硬掩膜層;

利用所述硬掩膜層為掩膜刻蝕所述多晶硅層以形成柵極;

在所述柵極表面形成保護層;

利用干刻蝕法刻蝕所述保護層;

移除所述硬掩膜層。

所述保護層覆蓋所述電介質層、柵極側壁和硬掩膜層表面。所述保護層的形成方法為化學氣相淀積法。所述保護層的材料為氧化硅,厚度為10-200。所述硬掩膜層為氮化硅、氮氧化硅或氮化硅和氮氧化硅的混合物。所述硬掩膜層利用磷酸去除。所述電介質層的材料為高介電常數(high?k)材料,厚度為10-100。所述電介質層的材料包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁。刻蝕所述保護層直至露出所述電介質層和所述硬掩膜層。

本發明提供的另一種金屬氧化物半導體器件的制造方法,包括:

在半導體襯底上形成電介質層;

在所述電介質層上形成多晶硅層;

在所述多晶硅層上形成硬掩膜層并圖案化所述硬掩膜層;

利用所述硬掩膜層作為掩膜刻蝕所述多晶硅層以形成柵極;

在所述電介質層、柵極側壁和硬掩膜層表面形成保護層;

刻蝕所述保護層直至露出所述硬掩膜的表面和側面;

利用磷酸去除所述硬掩膜層。

所述保護層的形成方法為化學氣相淀積法。所述保護層的材料為氧化硅,厚度為10-200。所述電介質層的材料為高介電常數(high?k)材料,厚度為10-100。

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