[發明專利]以高性能方式從CPU或處理單元中訪問物理存儲器的方法和裝置

有效

• 申請號: 200580046263.5
• 申請日: 2005-11-17
• 公開（公告）號: CN101099130A
• 公開（公告）日: 2008-01-02
• 發明（設計）人: S·蒙達爾;R·帕特爾;L·史密斯三世
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 陳斌

1.一種微處理器，包括：

用以解碼第一和第二指令的解碼邏輯模塊，其中所述第一指令將包括對線性地址的引用，而所述第二指令將包括對第一物理地址的引用；

線性地址至物理地址翻譯邏輯模塊，用以將所述線性地址翻譯成第二物理地址并將所述第二物理地址的表示提供給接口邏輯模塊；以及

物理尋址邏輯模塊，用以持有第一存儲器類型的表示并根據第一存儲器類型的所述表示將所述第一物理地址的表示直接提供給所述接口邏輯模塊，不禁用所述線性地址至物理地址翻譯邏輯模塊。

2.如權利要求1所述的微處理器，其特征在于，所述第一物理地址包括相對基物理地址的偏移，所述第一物理地址的表示包括用于訪問存儲單元的全物理地址，并且所述物理尋址邏輯模塊包括用于將所述偏移翻譯為所述全物理地址的翻譯邏輯模塊。

3.如權利要求1所述的微處理器，其特征在于，所述第一指令和所述第二指令都包含多個微操作，并且所述第一指令中的所述多個微操作之一將包括對所述線性地址的引用，而所述第二指令中的所述多個微操作之一將包括對所述第一物理地址的引用。

4.如權利要求1所述的微處理器，其特征在于，所述接口邏輯模塊包括同時耦合至所述線性地址至物理地址翻譯邏輯模塊和所述物理尋址邏輯模塊的高速緩存邏輯模塊，并且所述物理尋址邏輯模塊包括第一存儲器類型寄存器，用于持有第一存儲器類型的表示。

5.如權利要求4所述的微處理器，其特征在于，所述接口邏輯模塊還包括耦合至所述高速緩存邏輯模塊的外部接口邏輯模塊。

6.如權利要求5所述的微處理器，其特征在于，所述第一存儲器類型是可高速緩存的，并且用于將所述第一物理地址的表示直接提供給所述接口邏輯模塊而不禁用所述線性地址至物理地址翻譯邏輯模塊的所述物理尋址邏輯模塊構成用于響應于所述第一存儲器類型是可高速緩存的而將所述第一物理地址的表示直接提供給所述高速緩存邏輯模塊的物理尋址邏輯模塊。

7.如權利要求5所述的微處理器，其特征在于，所述第一存儲器類型是不可高速緩存的，并且用于將所述第一物理地址的表示直接提供給所述接口邏輯模塊而不禁用所述線性地址至物理地址翻譯邏輯模塊的所述物理尋址邏輯模塊構成用于響應所述第一存儲器類型是不可高速緩存的而將所述第一物理地址的表示直接提供給所述外部接口邏輯模塊的物理尋址邏輯模塊。

8.如權利要求5所述的微處理器，其特征在于，還包括與所述線性地址至物理地址翻譯邏輯模塊相關聯以持有第二存儲器類型的第二存儲器類型寄存器。

9.如權利要求8所述的微處理器，其特征在于，所述第一存儲器類型與所述第二存儲器類型相同。

10.如權利要求1所述的微處理器，其特征在于，所述第一物理地址引用系統存儲器中的第一單元，所述線性地址是所述第二物理地址的虛擬表示，其引用所述系統存儲器內的第二單元，所述線性地址和所述第二物理地址是不同的。

11.一種集成電路，包括：

外部接口，用于從存儲器取出元素；

高速緩存邏輯模塊，其與所述外部接口耦合，用于持有從所述存儲器取出元素；

解碼單元，用于解碼引用第一線性地址的第一微操作以及引用第一物理地址的第二微操作；

耦合至所述解碼單元的翻譯緩沖器，用以將所述第一線性地址翻譯成第二物理地址并將所述第二物理地址的表示提供給所述高速緩存邏輯模塊；

第一存儲器類型寄存器，其持有用于指示不可高速緩存的存儲器類型的第一值；以及

耦合至所述解碼單元的物理尋址邏輯模塊，用以響應于所述第一存儲器類型寄存器持有用于指示不可高速緩存的存儲器類型的第一值而將所述第一物理地址的表示直接提供給所述外部接口。

12.如權利要求11所述的集成電路，其特征在于，所述物理尋址邏輯模塊包括用以根據對所述第一物理地址的引用生成所述第一物理地址的表示的解碼邏輯模塊。

13.如權利要求11所述的集成電路，其特征在于，所述第一存儲器類型寄存器將持有用于指示可高速緩存的存儲器類型的第二值，并且所述物理尋址邏輯模塊還響應于所述第一存儲器類型寄存器持有用于指示可高速緩存的存儲器類型的第二值而將所述第一物理地址的表示直接提供給所述高速緩存邏輯模塊。