[發明專利]高速和低功率SRAM宏架構和方法無效
| 申請號: | 200580043086.5 | 申請日: | 2005-11-07 |
| 公開(公告)號: | CN101305517A | 公開(公告)日: | 2008-11-12 |
| 發明(設計)人: | 松炯都克;金永泰 | 申請(專利權)人: | 茲莫斯技術有限公司 |
| 主分類號: | H03K19/094 | 分類號: | H03K19/094;H03K19/0175;H03K19/096;H03K19/20;G01R19/00;G11C7/00 |
| 代理公司: | 北京集佳知識產權代理有限公司 | 代理人: | 楊生平;潘士霖 |
| 地址: | 美國加*** | 國省代碼: | 美國;US |
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| 摘要: | |||
| 搜索關鍵詞: | 高速 功率 sram 架構 方法 | ||
對相關申請的交叉引用
本申請要求了2004年11月8日提交的序列號為60/626,120的美國臨時申請的優先權,該申請通過引用整體結合于此。
有關聯邦贊助的研究或開發的聲明
不適用
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§1.14的權利。
技術領域
本發明總體上涉及半導體邏輯電路,更具體地,涉及低功率靜態隨機存取存儲器電路。
背景技術
靜態隨機存取存儲器(SRAM)是一種只要供電就保持數據的電子數據存儲器。靜態RAM廣泛用在各式各樣的電子器件中,且特別適合于供便攜式或手持式應用以及高性能設備應用使用。在便攜式或手持式設備應用如蜂窩電話中,SRAM無需支持電路就提供了穩定的數據保持,從而在提供強有力數據保持的同時,保持低的復雜性。
然而,當晶體管由于加工技術的進步而規模縮小時,被關斷晶體管的漏電流顯著增大。因此,由漏電流導致的靜態功率消耗表現為總功率消耗的一大部分,并成為VLSI(超大規模集成電路)設計中的嚴重問題。降低泄漏的現有技術之一是將電源和/或地源晶體管用于向該器件的部分如圖1和圖2所示的輸出級(即一個或多個驅動器)供電。源晶體管被關斷以關斷電源和/或地連至輸出級,從而顯著降低漏電流。源晶體管的使用提供了一種抑制漏電流的實用方法。在諸如待命模式的工作模式下,源晶體管被關斷,而在正常工作模式下,它們被接通。
但是,當利用源晶體管以此方式實施設計時,應當仔細考慮一些問題,以免引起諸如速度降級、過度功率消耗、數據信息的安全維護等的問題。
應當注意,在用源晶體管實施的設計中,當芯片工作模式從待命模式(其中源晶體管被關斷)改變為正常工作模式時,源晶體管可能因為未穩定的電源和地電勢而遭受故障。
關于使用源晶體管的另一個設計問題是頻繁開關源晶體管從而將它們關斷不充足的時間段以節省功率的結果。由于對大的源晶體管的柵電容充電和放電,相當大的功率被不必要地消耗。
這些缺點出現在SRAM電路內,且較低程度地出現在其它存儲電路內,且較普遍地出現在許多包含數字邏輯元件的集成電路內。
因此,需要一種降低諸如SRAM的數字電路中的靜態功率消耗而不損害數據或工作完整性的系統和方法。這些需求和其它需求在本發明中得到滿足,本發明克服了先前開發的泄漏抑制方法和電路的缺陷。
發明內容
描述了一種產生高速和低功率邏輯電路、更具體的是諸如靜態隨機存取存儲器(SRAM)的存儲器件的方法和裝置。通過實例,描述了一種宏架構,其針對SRAM器件內的任何給定存取速度提供降低的每單元待命和工作功率消耗。該新穎的電路適用于許多包含數字邏輯單元的集成電路并且可被配置有:(1)早使能源晶體管裝置,用以無論待命/空閑和正常模式之間的切換都確保適當的電路工作,(2)遲禁止源晶體管裝置,用以無論正常和待命/空閑模式之間的切換都確保適當的低功率電路工作,(3)延長遲禁止的時間段,用以降低開關功率消耗,和/或(4)VSB反向偏置機構,用以降低單元電流泄漏。在不背離本發明的教導的情況下,本發明可以用單獨使用的、或者與這里描述的內容和本領域的技術人員公知的內容相結合使用的發明元素來實踐。
該電路和方法在保持適當的器件工作的同時提供了泄漏降低的工作。當本發明諸方面應用于SRAM存儲器件電路時,存儲器的面積可以減小約20%,存儲器速度增加約25%,并且漏電流降低約一個數量級。
本發明被描述為一種用于控制包含邏輯電路和輸出驅動器的集成電路內的泄漏的方法和電路。一個實施例涉及宏架構,該宏架構在諸如靜態隨機存取存儲器的存儲器件的單元中的每一個內被復制。
在實現本發明的過程中,已理解,當使用源晶體管控制所獲得的功率時,優選地在達到正常工作如存儲器存取或邏輯操作之前激活一個或多個源晶體管。因此,在芯片進入正常工作模式之前,邏輯電路的晶體管如圖1和2中的MPL11、MNL11、MPL12和MNL12的電源和地電勢應當被穩定。
本發明可以以包括但不限于下面的描述的許多方式來實施。
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