[發明專利]流式存儲控制器

無效

• 申請號: 200580041255.1
• 申請日: 2005-11-30
• 公開（公告）號: CN101069391A
• 公開（公告）日: 2007-11-07
• 發明（設計）人: 阿圖爾·伯查德;埃瓦·赫克斯特拉－諾瓦卡;弗蘭科斯·J·哈姆斯澤;彼得·范登哈默
• 申請（專利權）人: 皇家飛利浦電子股份有限公司
• 主分類號: H04L12/56
• 分類號: H04L12/56
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 陳瑞豐

技術領域

本發明涉及一種用于連接網絡和存儲器的存儲控制器及其方法。

背景技術

先進的移動和便攜式設備的復雜性增加了。這種設備更多要求的應用，其復雜性、靈活性以及可編程的需求增加了設備內部的數據交換。實現這些應用的設備經常由一些功能或處理模塊(這里稱為子系統)組成。這些子系統典型地作為獨立的IC電路實現，每個子系統具有由本地處理器、總線以及存儲器等組成的不同的內部結構。替代地，各種子系統可集成在一個集成電路上。在系統級，這些子系統通過頂層互連線路相互通信，此頂層互連線路經常以實時支持提供某些服務。作為子系統的示例，在移動電話結構中，其中我們可具有基帶處理器、顯示器、媒體處理器或存儲元件。對于多媒體應用的支持，這些子系統以流式交換大多數數據。作為數據流的示例，提到了：媒體處理器從本地存儲器中讀出MP3編碼音頻文件中，并將譯碼后的流發送到揚聲器。圖1示出了這樣一個通信的基本表征，此通信可描述成通過FIFO緩沖器B而連接的步驟P1-P4。這樣的表征經常被稱作Kahn處理網絡。Kahn處理網絡可以映射到如E.A.de?Kock等人，“YAPI：Application?modeling?for?signal?processing?systems”，在Proc.Of?the37^th?Design?Automation?Conference中，Los?Angeles，CA，2000年6月，第402-405頁，IEEE，2000所描述的系統結構。在這樣的結構中，處理被映射到子系統、存儲器SMEM的FIFO緩沖器以及系統層互連IM上的通信。

緩沖對于有關處理之間的數據流的適當支持中是至關重要的。典型地，FIFO緩沖器被用于根據流式應用的(受限的)Kahn處理網絡模型的流。隨著可同時運行的多媒體應用數量的增加，處理的數量、實時流以及與相關聯的FIFO數量也明顯地增加。

存在兩種關于存儲器的使用和FIFO分配的流的最大實現。第一種是使用物理分布的存儲器，其中FIFO緩沖器被分配在子系統的本地存儲器中。第二種是使用物理以及邏輯上統一的存儲器，其中所有的FIFO緩沖器都分配在一個共享的(經常是芯片外的)存儲器中。這兩種的組合也是可能的。

FIFO緩沖器可在使用外部DRAM存儲技術的共享存儲器中實現。SDRAM和DDR-SDRAM是以低成本提供大容量外部存儲器的技術，具有非常有吸引力的成本對硅面積比。

圖2示出了具有共享存儲器流式架構的芯片內系統的基本結構。處理單元C、S通過緩沖器B相互通信。處理單元C、S以及緩沖器中的每個都與接口單元IU相連，接口單元IU將其連接到互連裝置IM。在共享存儲器數據交換的情況下，此存儲器還可用于其他目的。例如，該存儲器還可用于代碼執行或對于在主處理器上運行的程序的處理的動態存儲分配。

這種包括互連裝置、接口單元以及處理單元C、S和緩沖器B的通信結構或網絡，可提供專用傳輸設施以及對應的架構，此架構提供某種數據傳輸保證(例如，對于數據的無錯誤傳輸的保證吞吐量或保證傳輸)，或提供用于同步源和目的元件的同步服務，使得不會由于緩沖器下溢或溢出而丟失數據。如果由系統來執行實時流處理，并且需要對所有元件進行實時支持，這就變得重要了。

在許多芯片內系統(SoC)和微處理器系統內，背景存儲器(DRAM)被用于數據的緩沖。當數據以流式通信，并在存儲器中作為流來緩沖時，可使用預提取緩沖。這表示SDRAM的數據被預先讀出，并保留在特定的(預提取)緩沖器中。當讀出請求到達時，可從本地預提取緩沖器供應，通常在芯片內SRAM中實現，而無需另外由背景存儲器(DRAM)引入的等待時間。這與已知的用于處理器的隨機數據的高速緩存技術相似。對于流而言，數據的相鄰(或者說成可預測的更好)地址用于預提取緩沖器中，而不是用在高速緩沖存儲器的隨機地址。更詳細的描述，請參見J.L.Hennessy和D.A.Patterson的“Computer?Architecture-A?Quantitative?Approach”。