[發明專利]可縮放集成邏輯和非易失性存儲器

有效

• 申請號: 200580039701.5
• 申請日: 2005-11-01
• 公開（公告）號: CN101061585A
• 公開（公告）日: 2007-10-24
• 發明（設計）人: 阿勒普·巴塔查里亞
• 申請（專利權）人: 麥克隆科技公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L21/28;H01L21/336
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 王允方;劉國偉

技術領域

本發明大體上涉及存儲器和邏輯裝置，且明確地說，本發明涉及邏輯技術環境中的 可縮放非易失性存儲器裝置。

背景技術

通常提供存儲器和邏輯裝置作為計算機和包含例如蜂窩式電話和個人數字助理的手 持式裝置的許多其它電子裝置中的內部半導體集成電路。存在許多不同類型的存儲器， 包含功能上與例如微處理器、微控制器、數字信號處理器、可編程邏輯裝置的邏輯裝置、 無線通信和網絡連接集成的靜態隨機存取存儲器(SRAM)、只讀存儲器(ROM)、快閃 存儲器、動態隨機存取存儲器(DRAM)，和同步動態隨機存取存儲器(SDRAM)。

許多當前和未來的裝置需要將邏輯和存儲器功能越來越多地集成在同一集成電路技 術內。舉例來說，當前的微處理器使ROM和SRAM陣列內嵌有邏輯庫、邏輯裝置(例 如，ALU)和邏輯電路以在同一芯片內實現所需的裝置功能。邏輯單元的基本構造塊是 CMOS反相器，其由一對PMOS和NMOS晶體管組成，所述對PMOS和NMOS晶體管 經集成以具有電源(V_DD)與接地電位之間的共同輸入和輸出節點。隨著單位晶體管的大 小以縮放比例縮減，包含DRAM的較大存儲器陣列被集成到邏輯裝置中以實現強大的功 能。

常規的DRAM單元包括切換晶體管和聯結到晶體管的存儲節點的集成存儲電容器。 通過以堆疊式電容器或溝槽式電容器與浮動存儲節點的耗盡電容并聯的形式提供適當的 存儲能力來增強電荷存儲。DRAM單元是易失性的，且因此在去除電力時會損失數據。 另外，由于泄漏的緣故，必須周期性地刷新電容器以維持電荷。

隨著上文提到的計算機和其它裝置變小且其性能增加，計算機存儲器也經歷了相應 的尺寸縮減和性能增加。舉例來說，通常包括硅IC技術的DRAM單元的形體尺寸已從 前些年的大約2000nm節點技術逐漸縮放到當前的100nm節點技術。

在此期間，電源電壓已從大約8伏縮放為當前所使用的約2伏。柵極絕緣體(主要 是SiO₂)的有效氧化物厚度(EOT)已從50nm縮放為當前的約5nm。在5nm以下的 厚度，穿過氧化物的泄漏變得顯著，因此從功率、速度和電路可靠性的角度來看，在進 一步縮放性方面提出限制和挑戰。對于動態電路的情況尤其如此。

除氧化物完整性和可靠性以外，深亞微米溝道長度(即，L<200nm)的晶體管設計 需要嚴格控制熱預算，以實現對短溝道效應、性能和可靠性的控制。100nm節點以下的 內嵌DRAM的集成已成為一項挑戰，這不僅是由于DRAM單元的電容器縮放性問題， 而且還由于對實現內嵌DRAM單元的泄漏、良率和密度目標的較高熱預算的要求。

最近，內嵌式非易失性存儲器(NVM)技術由于低功率和手持式裝置應用的潛力而 得到相當多的關注。將需要在具有DRAM性能的單元中具有非易失性快閃存儲器屬性。 然而，常規的浮動柵極快閃存儲器技術在電源電壓電平方面不可縮放，在編程期間消耗 比所需功率高的功率，并且還需要較高的編程電壓(例如，對于100nm技術節點為10- 20V)。內嵌這種裝置需要在芯片上產生高電壓，且在另外縮放的低電壓邏輯技術中路由 這些電壓增加了相當大的工藝復雜性和成本，并使功能折衷。

出于上文陳述的原因，且出于下文陳述的所屬領域的技術人員在閱讀和理解本發明 后將了解的其它原因，所屬領域技術中需要一種更加可縮放的、低功率、高性能集成邏 輯存儲器，其將以低功率提供較高性能的邏輯和非易失性存儲器。

發明內容

本發明解決了內嵌式可縮放非易失性存儲器的上述問題和其它問題，且通過閱讀和 學習以下說明書將了解上述問題和其它問題。

本發明涵蓋集成可縮放邏輯晶體管的元件與待形成在包括多個摻雜區域的襯底上的 非易失性存儲器單元的元件。所述摻雜區域充當晶體管元件的源極/漏極區。柵極氧化物 絕緣體形成在襯底上方并實質上處于摻雜區域之間以形成邏輯晶體管的NFET元件。類 似地，另一柵極氧化物絕緣體形成在n阱區域(未圖示)上方，以在形成于n阱內的p+ 摻雜區域之間形成邏輯晶體管的PFET元件。柵極堆疊形成在柵極氧化物絕緣體上方， 以形成邏輯晶體管元件的適當柵極。柵極堆疊包括第一金屬氮化物層、形成在第一金屬 氮化物層上方的摻雜硅(p+或n+)柵極層，和形成在柵極層上方以降低柵極線的電阻的 第二金屬硅化物層。