[發明專利]通過在柵極和溝道中引起應變來增強CMOS晶體管性能的方法

有效

• 申請號: 200580038501.8
• 申請日: 2005-11-10
• 公開（公告）號: CN101390209A
• 公開（公告）日: 2009-03-18
• 發明（設計）人: 海寧·S·楊
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/336
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 杜 娟

技術領域

本發明涉及使用應變工程(strain?engineering)來改進CMOS晶體管器件性能的領域。更具體地，本發明涉及通過調整柵極中的應力來在晶體管溝道中引起應變。

背景技術

施加到溝道區的應力(stress)可能改進或降級互補金屬氧化物半導體(CMOS)器件性能。可以通過彎曲晶片或通過在附近放置應力材料來施加應力。當沿著N型金屬氧化物半導體(NMOS)的溝道方向向其施加張應力時，改進了電子遷移率，導致產生了更高的導通電流和速度。另一方面，當應力是壓縮性的時，NMOS性能被降級。可以使用壓應力來改進P型金屬氧化物半導體(PMOS)器件性能以便增強空穴遷移率。類似地，PMOS性能會被沿著溝道方向所施加的張應力降級。

發明內容

這里所給出的用于制造互補金屬氧化物半導體晶體管的方法在襯底上形成不同類型的晶體管，諸如N型金屬氧化物半導體(NMOS)晶體管和P型金屬氧化物半導體(PMOS)晶體管(第一和第二類型晶體管)。本發明在NMOS晶體管和PMOS晶體管上形成可選的氧化層繼而利用例如氮化硅層的硬質材料來覆蓋所述NMOS晶體管和PMOS晶體管。接著，本發明對氮化硅層的部分進行圖案化，使得氮化硅層只保留在NMOS晶體管上。接下來，本發明加熱NMOS晶體管，然后移除氮化硅層的其余部分。

可選氧化層被用作蝕刻停止層，以控制移除氮化硅層的其余部分的過程。加熱過程在柵極中產生壓應力，其繼而在由氮化硅層所覆蓋的晶體管溝道區中引起張應力。從而，加熱過程在NMOS晶體管的溝道區中產生張應力而不在PMOS晶體管的溝道區中引起張應力。更具體地說，在加熱過程期間，限制NMOS晶體管的柵極導體的體積膨脹，導致在所述NMOS晶體管的柵極導體中產生壓應力。NMOS晶體管的柵極導體中的壓應力在所述NMOS晶體管的溝道區中引起張應力。

在另一實施例中，本發明同樣在襯底上形成N型金屬氧化物半導體(NMOS)晶體管和P型金屬氧化物半導體(PMOS)晶體管。然而在此實施例中，本發明首先保護NMOS晶體管，然后把離子注入到PMOS晶體管中以便使PMOS晶體管成為非晶態。然后，本發明執行退火處理以便使PMOS晶體管結晶。此后，本發明在把離子注入到NMOS晶體管中之前利用掩模來保護PMOS晶體管。然后用剛性層覆蓋NMOS晶體管和PMOS晶體管，并且加熱所述NMOS晶體管和PMOS晶體管。在此加熱過程期間，剛性層阻止了NMOS晶體管的柵極膨脹，這在所述NMOS晶體管的柵極內產生壓應力。同樣，在NMOS晶體管的柵極內的該壓應力在所述NMOS晶體管的溝道區中引起張應力。此后，剛性層被移除并且完成晶體管的其余結構。

通過在NMOS晶體管(NFET)的柵極中產生壓應力并且在溝道區中產生張應力，而不在PMOS晶體管(PFET)的柵極或溝道區中產生應力，本發明在不使PFET的性能降級的情況下改進了NFET的性能。

下面進一步詳細地描述本發明的這些及其它方面。

附圖說明

圖1-9是依照第一實施例圖示在制造場效應晶體管過程中的不同階段的示意性截面圖。

圖10-16是依照第二實施例圖示在制造場效應晶體管過程中的不同階段的示意性截面圖。

圖17是用于圖示本發明優選方法的流程圖。

圖18是用于圖示本發明優選方法的流程圖。

具體實施方式

參考在附圖中所示出并且在以下描述中所詳述的非限制性實施例來更完整地解釋本發明及其各個特征和有益細節。應當注意，在附圖中所圖示的部件不一定按比例繪制。省略了對公知組件和處理技術的描述以免不必要地模糊本發明。這里所使用的例子僅僅用來幫助理解可以實施本發明的方式并且進一步使本領域技術人員能夠實施本發明。因此，這些例子不應當被解釋為對本發明范圍的限制。

如上所述，當溝道區被置于張應力下時改進了NMOS性能，而當應力是壓縮性的時，性能被降級；然而，沿著溝道方向所施加的張應力會使PMOS器件的性能降級。因此，本發明提供了一種只在NMOS器件中產生張應力而不在PMOS器件中產生張應力的制造方法。更具體地說，本發明在晶體管柵極中產生壓應力，并且由于在柵極和溝道之間的接近而在溝道中引起張應力。