[發明專利]阻擋層的選擇性實施以實現在具有高k電介質的CMOS器件制造中的閾值電壓控制

有效

• 申請號: 200580016189.2
• 申請日: 2005-03-30
• 公開（公告）號: CN101427386A
• 公開（公告）日: 2009-05-06
• 發明（設計）人: N·A·小博亞爾祖克;C·小卡布拉爾;E·A·卡蒂爾;M·W·庫珀;M·M·弗蘭克;E·P·古塞夫;S·古哈;R·詹米;V·納拉亞南;V·K·帕魯許里
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L31/113
• 分類號: H01L31/113
• 代理公司: 北京市中咨律師事務所
• 代理人: 于 靜;李 崢

技術領域

本發明一般涉及一種半導體器件，更具體地說，涉及一種具有nFET和pFET器件區的互補金屬氧化物半導體(CMOS)結構，該結構將在柵極導體和高k柵極電介質之間的絕緣中間層引入pFET器件區的至少一個pFET器件中，而未將該絕緣中間層引入nFET器件區中，其中該絕緣中間層穩定了pFET器件的閾值電壓V_t和平帶電壓V_fb，而基本上不影響nFET器件區內的器件的閾值電壓V_t和平帶電壓V_fb。

背景技術

在標準硅互補金屬氧化物半導體(CMOS)技術中，p型場效應晶體管(pFET)采用摻硼(或其它受主)的p型多晶硅層作為沉積在二氧化硅或氧氮化硅柵極氧化物層頂部上的柵極導體。通過該多晶硅層施加柵極電壓，從而在柵極氧化物層下面的n型硅中產生反轉溝道。

為了使pFET正常工作，在對多晶硅(多晶Si)柵極導體施加的電壓稍負時，反轉應該開始發生。對如圖1所示的柵極疊層結構，反轉發生是帶對準的結果。具體地說，圖1示出了在零柵極偏壓下跨過典型pFET中的多晶Si/柵極氧化物柵極疊層的近似帶對準。在圖1中，E_c、E_v和E_f分別是硅的導電邊、價帶邊和費米能級。多晶Si/柵極氧化物/n型硅疊層形成了電容器，其(根據襯底摻雜)在0V附近迅速反轉而在+1V附近迅速聚積。因此，可以被解釋為反轉開始發生時的電壓的閾值電壓V_t近似為0V，而作為緊接電容器開始迅速聚積之后的電壓的平帶電壓V_fb，近似為+1V。閾值電壓V_t和平帶電壓V_fb的精確數值與硅襯底中的摻雜能級有關，且可以通過選擇合適的襯底摻雜能級而略有變化。

在未來技術中，二氧化硅或氧氮化硅電介質將被具有較高介電常數的柵極材料替代。這些材料被稱為“高k”材料，其中術語“高k”表示其介電常數大于4.0，優選大于約7.0的絕緣材料。除非另有說明，這里提到的介電常數是相對于真空而言。由于其在高溫下的優良熱穩定性，在各種可能性中，氧化鉿、硅酸鉿或氧氮化鉿硅是常規柵極電介質的最合適的替代候選。

不幸地，當采用電介質例如氧化鉿或硅酸鉿制造p型場效應晶體管時，一個眾所周知的問題是器件的平帶電壓V_fb從其接近約+1V的理想位置移動到約0+/-300mV。C.Hobbs等題目為“Fermi?Level?Pinning?at?thePoly-Si/Metal?Oxide?Interface”，2003?Symposium?on?VLSI?TechnologyDigest?of?Technical?Papers中發表了平帶電壓V_fb的這種移動。因此，器件的閾值電壓V_t移動到近似-1V。該閾值電壓V_t移動被認為是鉿基柵極氧化物層與多晶硅層之間的密切的相互作用的結果。一種模型(見，例如，C.Hobbs等，同上)推測，這樣的相互作用引起多晶硅-柵極氧化物界面處硅帶隙中的態密度的增加，導致“費米能級釘扎(pinning)”。因此，閾值電壓V_t不在“正確的”位置，即，對于可用的CMOS(互補金屬氧化物半導體)技術，該閾值電壓V_t太高。

最近已經示出了在高k電介質(HfSiO)與多晶硅柵極導體之間采用薄絕緣中間層例如氮化鋁(AlN)，可以顯著地控制由高k柵極電介質的引入導致的閾值電壓V_t移動。圖2示出了具有2.5nm厚SiO₂電介質層(控制)的pFET器件的電容-電壓圖，如參考標號1所示；具有在1.0nm?SiO₂電介質層頂上的3.0nm?HfSiO高k電介質的pFET器件的電容-電壓圖，如參考標號2所示；以及具有在1.0nm?SiO₂電介質層頂上的3.0nmHfSiO高k電介質頂上的AlN絕緣中間層的pFET器件的電容-電壓圖，如參考標號3所示。