[發(fā)明專利]每個線程具有多個并發(fā)流水線的多線程處理器

無效

• 申請?zhí)枺?/td>: 200580015703.0
• 申請日: 2005-04-07
• 公開（公告）號: CN101322111A
• 公開（公告）日: 2008-12-10
• 發(fā)明（設(shè)計）人: 埃德姆·赫凱內(nèi)克;梅安·穆德基爾;麥克爾·J.·舒爾特;C.·約翰·格羅斯尼爾
• 申請（專利權(quán)）人: 杉橋技術(shù)公司
• 主分類號: G06F15/00
• 分類號: G06F15/00
• 代理公司: 中國國際貿(mào)易促進委員會專利商標事務(wù)所
• 代理人: 康建忠

1.一種多線程處理器，包括：

多個硬件線程單元；

與線程單元耦合的指令解碼器，用來解碼從線程單元接收的指令；以及

用于執(zhí)行解碼的指令的多個執(zhí)行單元；

其中，所述多線程處理器被配置用來控制與各個硬件線程單元相關(guān)的多個線程的指令發(fā)布順序；

其中，在給定處理器時鐘周期，只有指定的一個線程被允許發(fā)布一個或多個指令，根據(jù)指令發(fā)布順序，被允許發(fā)布指令的指定線程在多個時鐘周期上變化；以及

其中，以至少允許給定一個線程支持多個并發(fā)指令流水線的方式來流水線化所述指令。

2.根據(jù)權(quán)利要求1所述的多線程處理器，其中，使用令牌觸發(fā)線程來確定所述指令發(fā)布順序。

3.根據(jù)權(quán)利要求2所述的多線程處理器，其中，所述處理器支持N個線程，并且在N個連續(xù)處理器時鐘周期序列上，允許N個線程的每一個在N個連續(xù)處理器時鐘周期的僅相關(guān)一個上發(fā)布指令。

4.根據(jù)權(quán)利要求1所述的多線程處理器，其中，所述線程的每一個被允許在其相關(guān)一個處理器時鐘周期上發(fā)布兩個或多個指令。

5.根據(jù)權(quán)利要求1所述的多線程處理器，其中，所述線程的每一個被允許在其相關(guān)一個處理器時鐘周期上發(fā)布多達三個指令。

6.根據(jù)權(quán)利要求1所述的多線程處理器，其中，所述指令被流水線化，使得在給定時鐘周期內(nèi)可以發(fā)布多達三個指令。

7.根據(jù)權(quán)利要求1所述的多線程處理器，其中，所述指令被流水線化，使得對于不同線程，可以同時執(zhí)行至少5個單獨的指令流水線。

8.根據(jù)權(quán)利要求1所述的多線程處理器，其中，所述流水線化指令包括加載/存儲指令、算術(shù)邏輯單元指令、整數(shù)乘法指令、向量乘法指令和向量乘法和歸約指令中的至少一個。

9.根據(jù)權(quán)利要求8所述的多線程處理器，其中，所述算術(shù)邏輯單元指令具有流水線，該流水線在其指令解碼階段和寄存器組讀取階段之間包括至少一個等待階段，所述等待階段允許加載/存儲指令和算術(shù)邏輯指令共享一組寄存器組讀取端口。

10.根據(jù)權(quán)利要求8所述的多線程處理器，其中，所述整數(shù)乘法指令具有流水線，該流水線在其指令解碼階段和寄存器組讀取階段之間包括至少一個等待階段，所述等待階段允許整數(shù)乘法指令和算術(shù)邏輯指令共享一組寄存器組讀取端口。

11.根據(jù)權(quán)利要求8所述的多線程處理器，其中，所述向量乘法指令使用與算術(shù)邏輯單元和整數(shù)乘法指令不同的執(zhí)行單元資源組，并且因此可以與所述指令中的任一個同時執(zhí)行。

12.根據(jù)權(quán)利要求8所述的多線程處理器，其中，使用多于處理器線程總數(shù)的多個階段，流水線化所述向量乘法和歸約指令。

13.根據(jù)權(quán)利要求8所述的多線程處理器，其中，所述向量乘法和歸約指令包括具有至少11個階段的流水線。

14.根據(jù)權(quán)利要求13所述的多線程處理器，其中，所述向量乘法和歸約指令包括指令解碼階段、向量寄存器組讀取階段、至少兩個乘法階段、至少兩個加法階段、累加器讀取階段、多個歸約階段和累加器回寫階段。

15.根據(jù)權(quán)利要求14所述的多線程處理器，其中，所述累加器讀取階段與一個加法階段合并。

16.根據(jù)權(quán)利要求8所述的多線程處理器，其中，用于各向量乘法和歸約指令的流水線彼此相對移位多個流水線階段。

17.根據(jù)權(quán)利要求1所述的多線程處理器，其中，所述流水線指令包括向量乘法和歸約指令，其具有計算周期長于多線程處理器的發(fā)布周期的流水線。

18.根據(jù)權(quán)利要求1所述的多線程處理器，其中，所述處理器包括集成電路。