[其他]具有微分脈沖編碼調(diào)制器的數(shù)據(jù)簡化電路

在審

• 申請?zhí)枺?/td>: 101986000001610
• 申請日: 1986-03-13
• 公開（公告）號: CN1004533B
• 公開（公告）日: 1989-06-14
• 發(fā)明（設(shè)計）人: 桑克·麥爾加特
• 申請（專利權(quán)）人: 聯(lián)邦德國ITT工業(yè)有限公司
• 代理公司: 中國國際貿(mào)易促進委員會專利代理部
• 代理人: 姚珊

在本電路中，實際影響時間臨界回路計算時間的各分支電路，只不過是一個減法器（ｓ２）、一個量化器（ｑ）和一個延遲元件（ｖ３）。如果本電路通過采用ＣＭＯＳ或Ｎ溝道ＭＯＳ技術(shù)予以實現(xiàn)的話，那么，要被簡化比特數(shù)的數(shù)字視頻信號就會具有１７－２０ＭＨｚ的時鐘頻率。其它各分支電路與時間臨界回路連接，如圖１所示。

本發(fā)明涉及用于簡化數(shù)字視頻信號比特數(shù)的具有微分脈沖編碼調(diào)制器的數(shù)據(jù)簡化電路，該電路包括諸如分支電路延遲元件、加法器、減法器、乘法器及一個水平預(yù)測器、一個垂向預(yù)測器和一個量化器。

這種數(shù)據(jù)簡化電路曾在“Elektrisches иachrichtenwesen”期刊一九八四年第五十八期中的一篇文章中（第447頁至第449頁）予以描述過。該文作者估計，原有技術(shù)的方案可以使時鐘頻率達到約10MHz，而且通過采用2-μmCMOS（互補金屬氧化物半導(dǎo)體器件）技術(shù)，可以用單片集成電路予以實現(xiàn)。但是，2-μm幾何條件的CMOS處理方法，目前還只限于在實驗室中研究和開發(fā)，因此，它不適于進行半導(dǎo)體裝置的大量生產(chǎn)。除此而外，假如這種數(shù)據(jù)簡化電路要應(yīng)用于電路中，用以消除電視圖象的閃爍現(xiàn)象，約為10MHz的最高可能時鐘頻率亦嫌不足。因此，這就需要得到更高的時鐘頻率，其頻率約為17MHz至20MHz。

在原有技術(shù)方案中，時間臨界回路（限制最高時鐘頻率）包括一個減法器，一個加法器，一個限制器和一個量化器。本回路必須在時鐘信號的一周期內(nèi)，完成所需要的計算。如果相應(yīng)地使用快速加法器和減法器單元，在原有技術(shù)方案中，僅需要大約100ns。

因此，本發(fā)明要解決的問題，就是要改進時間臨界回路，從而取得較短的計算時間，與約17至20MHz的預(yù)計時鐘頻率相吻合。這是一個深思熟慮的選擇，因為整個電路要比原有技術(shù)的回路更復(fù)雜，且比原有技術(shù)電路帶有更多的分支電路。本發(fā)明解決了計算時間問題，使處理速度比原技術(shù)方案提高了近兩倍。這一優(yōu)勢是通過去掉時間臨界回路中的加法器和限制器來取得的，所以，后者僅包括減法器和量化器。

從有關(guān)本發(fā)明的下述描述和附圖中，還會體現(xiàn)出更多的優(yōu)點。

圖1：本發(fā)明的一個實施例的框圖;

圖2：圖1分支電路的較佳實施例的框圖。

圖1的框圖表現(xiàn)了本發(fā)明的一個實施例，它包括作為輸入數(shù)據(jù)（即數(shù)字顯示信號）的輸入e，其比特數(shù)要從例如8減至4。在原技術(shù)方案中，輸入數(shù)據(jù)被饋入第一個延遲元件V1，其輸出被耦合入第一個減法器S1的被減數(shù)輸入端。從第一個減法器S1輸出后，通過第二個延遲元件V2，又進入到第二個減法器S2的被減數(shù)輸入端。按照本項發(fā)明特點（見圖1），按時鐘信號頻率變化的輸入數(shù)據(jù)被饋入第三個減法器S3的被減數(shù)輸入端，其輸出被送入第一個延遲元件V1的輸入。

第二個減法器S2的輸出，被耦合入量化器q的輸入，該量化器可以按照原技術(shù)所述設(shè)計，即最好是一個含有16個值的量化表的只讀存儲器，其輸出一方面通過代碼轉(zhuǎn)換器cw輸出，作為數(shù)據(jù)簡化輸出信號rv，另一方面又與第三個延遲元件V3的輸入直接相連。本發(fā)明之根本旨意就在于，使量化器q與第三個延遲元件V3直接相連。因為，這樣就可以去掉在原技術(shù)方案中需要以加法器和限制器，從而在時間臨界回路中，節(jié)省出大量計算時間。第三個延遲元件V3的輸出，通過第一個系數(shù)為2^-1的乘法器m11，與第二個減法器S2的減數(shù)輸入相連。

第一個加法器a1的輸出，通過第一個系數(shù)為2^-2的乘法器m21，被耦合入第一個減法器S1的減數(shù)輸入端;通過第四個延遲元件V4和第二個系數(shù)為2^-1的乘法器m12，被耦合入該第一加法器的第二個輸入端;又通過第五個延遲元件V5，被耦合入第二個加法器a2的第一個輸入端。

第二個加法器a2的輸出，通過垂向預(yù)測器vp和第六個延遲元件V6，被饋入第三個加法器a3的第一個輸入端。該加法器的輸出，又通過第七個延遲元件v7和第三個系數(shù)為2^-1的乘法器m13，與其本身的第二個輸入相連接。該輸出還直接與第三個減法器S3的減數(shù)輸入相連，并通過第八個延遲元件v8，與第二個加法器a2的第二個輸入相連。