[發明專利]用高介電系數膜的表面(橫向)耐壓結構

有效

• 申請號: 02142183.8
• 申請日: 2002-08-29
• 公開（公告）號: CN1399348A
• 公開（公告）日: 2003-02-26
• 發明（設計）人: 陳星弼
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L29/02
• 分類號: H01L29/02
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 王永剛

技術領域

本發明涉及半導體器件，特別是涉及橫向高壓器件的表面耐壓區及縱向高壓器件的結邊緣區。

背景技術

眾所周知，表面(橫向)高壓器件的耐壓區一般采用RESURF技術。由文獻[X.B.Chen，et?al.，“Optimization?of?the?drift?region?of?powerMOSFET’s?with?lateral?structure?and?deep?junctions”，IEEE?Trans.E.D.Vol.ED-34，No.11，pp.2344-2350(1987)]可知，利用RESURF技術所做表面器件的擊穿電壓一般只能達到同襯底摻雜濃度下單邊突變平行平面結的漂移區(實即上述耐壓區)的擊穿電壓的70％，而且由此所做的橫向MOST的導通電阻也很大。本發明人的專利U.S.Patent?5,726,469及U.S.Patent?6,310,365?B1中提出了用最佳表面橫向摻雜做表面耐壓區的方法，利用該方法可以做到表面擊穿電壓為同襯底摻雜濃度下單邊突變平行平面結擊穿電壓的90％以上，而且由此所做的橫向MOST的漂移區導通電阻也可以很小，該種耐壓區還可以利用p型區與n型區的異位雜質補償作用而達到，因此有可能與CMOS或BiCMOS工藝全兼容。

在[X.B.Chen，et?al.，“Theory?of?optimum?design?ofreverse-biased?p-n?junction?using?resistive?field?plates?and?variationlateral?doping”，Solid-State?Electronics，Vol.35，No.8，pp.1365-1370(1992)]中公布了與襯底摻雜(下面設為p^-型)反型的表面耐壓區(下面設為n型)的最佳摻雜密度。圖1(a)示出用這種耐壓層作叉指條圖形的二極管的一個元胞的結構圖，圖中1代表p^-型襯底區，2代表n⁺型接觸區，3代表p⁺型接觸區，4代表表面耐壓層的n型區，A代表陽極，K代表陰極，耐壓區是坐標x＝0到x＝L的一段區域。圖1(b)的實線表示在一定距離L下為了得到最高擊穿電壓所需的最佳表面雜質電荷密度D，這里，D₀＝qN_BW_pp，q代表電子電荷，W_pp代表同襯底(p^-)濃度下單邊突變平行平面結(n⁺-p^-結)的耗盡層厚度，N_B為襯底的受主濃度，而D₀代表這時n⁺區的耗盡層電荷密度。圖中所示是L＝2W_pp的情形，由此所得到表面耐壓區可以承受同襯底單邊突變平行平面結的擊穿電壓的95％。該圖中的虛線5，6，7段代表用三段均勻表面雜質電荷來代替實線所表示的最佳情形。用這種三段近似所得的擊穿電壓只比實線所得的略低。圖1(c)及圖1(d)分別表示在最佳表面變摻雜的條件下表面的橫向電場E_x及表面電位V的分布情況。圖中的E_crit及V_Bpp分別代表同襯度摻雜濃度下的單邊突變平行平面結在擊穿時的最大電場及擊穿電壓。圖1(e)示意地畫出了一種三段均勻表面雜質電荷的實施方法。在這里，表面耐壓區有一個均勻施主密度的n型區4，其電荷密度超過圖1(b)虛線中5段的最大電荷密度。在這個n型區4的頂部有一個薄的p型區8，它的受主密度也是均勻的，但并不全部覆蓋于n型區4之上。在該圖中p型區8覆蓋最少的部分(即含圖中A及A’點的部分)，n區4的施主電荷和p區8的受主電荷的共同作用產生的平均電荷密度等于圖1(b)的三段近似的虛線段5。在該圖的中間部分，p型區8有較多部分覆蓋于n型區4之上，使得這一部分的施主電荷和受主電荷的共同作用產生的平均電荷密度等于圖1(b)的三段近似的虛線段6。而在該圖的右邊部分，p型區8全部覆蓋于n型區4之上，使得這一部分的平均電荷密度等于圖1(b)的三段近似的虛線段7。這種方法就是上述的利用異位雜質補償作用的方法。

顯然，作為近似的段數越多，則得到的擊穿電壓越接近于圖1(b)實線達到的效果。