[發明專利]數據處理系統以及分配訪問存儲器的方法

有效

• 申請號: 02141399.1
• 申請日: 2002-05-07
• 公開（公告）號: CN1387128A
• 公開（公告）日: 2002-12-25
• 發明（設計）人: A·S·C·羅賽;J·－M·奧蒂安
• 申請（專利權）人: 皇家菲利浦電子有限公司
• 主分類號: G06F13/36
• 分類號: G06F13/36
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 張志醒

技術領域

本發明涉及包括一處理器的一種數據處理系統，以及為處理器分配存儲器的方法，本發明發現應用程序在很廣泛的范圍內的產品具有集成處理器。這些產品尤其涉及便攜式設備，例如微型計算機，數據或圖像顯示設備，以及蜂窩電話。一般來說，本發明對由諸如電池或蓄電裝置的自帶電源供電的所有數據處理設備都具有優勢。

背景技術

包括處理器、數據存儲器和程序存儲器的數據處理系統大部分具有遵循兩個主要結構模型中的一個的結構。

已知第一結構模型叫做“Harvard”。遵循這種結構的處理系統具有位于處理器和程序存儲器之間用于數據交換的第一總線以及第二總線，與第一總線不同，第二總線用于在處理器和數據存儲器之間進行數據交換。

已知第二種結構模型叫做“馮諾依曼”，即本發明的數據處理系統所遵循的模型。根據這種結構，一條普通總線被數據存儲器和程序存儲器共享，用于它們與處理器之間的信息交換。這就是說程序存儲器的程序(代碼)指令和數據存儲器的在處理的數據不能由一條普通總線共同傳遞。

無論采用哪種結構用于該數據處理系統，該系統的性能，在處理速度方面，通常能夠通過提高處理器的操作頻率來實現速度的提高。

但是數據處理速度不是唯一地受限于處理器的操作頻率，還受限于在程序存儲器或數據存儲器中處理讀取指令和數據所必須的時間。在存儲器上讀取或寫入數據項或指令所必須的時間可以通過增加控制存儲器的電壓來縮短。

處理器操作頻率的提高和存儲器電壓的提高導致耗電量增加和更多的散熱。對于固定安裝的設備來說，這些影響是可以接受的，但是對嵌入的應用來說尤其有害，尤其是對于用電池或蓄裝置供電的便攜式設備。

為了減少在處理過程中有關存儲器讀(或寫)時間變慢，就象訪問時間是一致的一樣，存儲器的特定類型也已經被設計出。這些存儲器是指作為快速訪問存儲器的文本保持器。例如，有“觸發”類型的存儲器和“頁面”類型的存儲器。有了這些存儲器，當一系列數據或指令被讀出時，序列中第一數據項或指令的讀取依據慢速訪問模式產生，稱之為“初始訪問”，并且下面的數據或指令以快速訪問模式被讀取，從而減少了讀取時間。

舉一例說明，對于觸發類型的存儲器，初始訪問是不連續的，需要大約65納秒的訪問時間，而后面的快速訪問則是連續的，每一個訪問時間僅需要18納秒。

在以上提到的“馮諾依曼”型結構，處理器在多個數據或程序存儲器中有選擇地輪流或讀取(或者寫入)數據或指令，然后在這些存儲器中的另外一個讀取或寫入。在文本保持器中，存儲器與處理器之間通信的狀態稱為“活動”。存儲器沒有與處理器通信的狀態定義為“禁止”。存儲器從所謂“禁止”狀態到所謂“活動”狀態的每一次變換都會產生第一慢速訪問：這就是初始訪問。正如以上提到的，后來在返回到“禁止”狀態之前在同一個存儲器中的數據讀取都以快速訪問模式執行。后來的數據是指在一個觸發存儲器中在第一數據項之后存儲的數據或者在相同的頁面存儲器的頁面中的數據。

舉一例說明在“馮諾依曼”結構中特定處理器之下的功能。這是一個ARM7類型的精簡指令集處理器(RISC)。這一處理器能夠執行一定數量的任務，其中包括：

——數據移動，

——在程序執行中的流控制，

——算術操作(加、減)，

——邏輯操作(AND、OR、NAND、NOR)。

這些任務主要以三個步驟執行，對應處理器的三個執行階段(管線)。這三個步驟是指令的讀取，指令的解碼，以及指令的執行。這些步驟可以伴隨著數據讀寫來完成。

下面的表I概括了在一系列將要執行的任務中的這些步驟，僅以實例形式給出。在這個表中，表明了任務的連續性，同時也表明了步驟的執行。這些步驟分別標記為“F”(取)用來表示在程序存儲器中指令的讀取，“D”表示指令的解碼，“E”表示指令的執行，“A”表示在數據存儲器中數據的讀取。表格中被標記為“X”的格對應與在數據存儲器中數據項的讀取有關的等待。表I

表I中的按時間順序讀取是從左至右進行的，這已在表中指出，在其中最后一行，步驟的連續(S)或不連續(NS)符號是在觸發類型的存儲器的情況下。