[發(fā)明專利]用硅絕緣體(SOI)基片上的應(yīng)變Si/SiGe層的遷移率增強(qiáng)的NMOS和PMOS晶體管

無效

• 申請?zhí)枺?/td>: 02140105.5
• 申請日: 2002-05-14
• 公開（公告）號: CN1388589A
• 公開（公告）日: 2003-01-01
• 發(fā)明（設(shè)計）人: D·J·特威特;S·T·許
• 申請（專利權(quán)）人: 夏普公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 楊松齡

1.一種金屬氧化物半導(dǎo)體晶體管，包括：

其中包含基片硅層的硅絕緣體基片；

所述基片硅層上的鍺化硅層；和

所述鍺化硅層上淀積的頂硅層，其中，所述鍺化硅層是壓縮應(yīng)變的，所述頂硅層和所述基片硅層是拉伸應(yīng)變的，

其中所述基片硅層的厚度范圍是10至40nm。

2.按權(quán)利要求1的晶體管，其特征在于，晶體管的位錯密度不高于基片硅層的位錯密度。

3.按權(quán)利要求1的晶體管，其特征在于，鍺化硅層的厚度范圍是5至50nm。

4.按權(quán)利要求1的晶體管，其特征在于，鍺化硅層包含Si_1-XGe_X，其中x范圍是0.1至0.9。

5.按權(quán)利要求1的晶體管，其特征在于，鍺化硅包含Si_1-XGe_X，其中x范圍是0.1至0.5。

6.按權(quán)利要求1的晶體管，其特征在于，頂硅層厚度范圍是2至50nm。

7.按權(quán)利要求1的晶體管，其特征在于，頂硅層包括柵電介質(zhì)區(qū)。

8.按權(quán)利要求1的晶體管，其特征在于，所述晶體管的場效應(yīng)電子遷移率至少是500cm²/V-Sec。

9.一種金屬氧化物半導(dǎo)體晶體管包括：

包括在其中的基片硅層的硅絕緣體基片；

所述基片硅層上淀積的鍺化硅層；和

所述鍺化硅層上的頂硅層，其中，所述基片硅層的厚度范圍是10至40nm，鍺化硅層的厚度范圍是5至50nm，頂硅層的厚度范圍是2至50nm。

10.按權(quán)利要求9的晶體管，其特征在于，所述鍺化硅層包含Si_1-XGe_X，x范圍是0.1至0.5。

11.按權(quán)利要求9的晶體管，其特征在于，所述頂硅層包含柵電介質(zhì)區(qū)。

12.按權(quán)利要求9的晶體管，其特征在于，所述晶體管的場效應(yīng)電子遷移率至少是500cm²/V-Sec。

13.按權(quán)利要求9的晶體管，其特征在于，所述鍺化硅層局部松馳和壓縮應(yīng)變，所述頂硅層和基片硅層是拉伸應(yīng)變。

14.按權(quán)利要求9的晶體管，其特征在于，所述晶體管包括n-溝道金屬氧化物半導(dǎo)體晶體管。

15.按權(quán)利要求9的晶體管，其特征在于，所述晶體管包括p-溝道金屬氧化物半導(dǎo)體晶體管。

16.一種有增強(qiáng)的遷移率的晶體管的制造方法，包括以下步驟：

提供硅絕緣體基片，它包括其厚度范圍為10至40nm的基片硅層；

所述基片硅層上淀積鍺化硅層，其中，所述鍺化硅層的厚度范圍是5至50nm；和

所述鍺化硅層上淀積頂硅層，所述頂硅層的厚度范圍是2至50nm。

17.按權(quán)利要求16的方法，其特征在于，淀積所述鍺化硅層，使鍺化硅層是壓縮應(yīng)變的，淀積所述頂硅層和基片硅層，使它們均是拉伸應(yīng)變。

18.按權(quán)利要求16的方法，其特征在于，鍺化硅層包含Si_1-XGe_X，其中x范圍是0.1至0.9。

19.按權(quán)利要求16的方法，還包括在所述頂硅層中形成柵電介質(zhì)區(qū)。

20.按權(quán)利要求16的方法，其特征在于，所制成的晶體管的場效應(yīng)電子遷移率至少是500cm²/V-Sec，位錯密度不大于最初提供的基片硅層的位錯密度。

21.按權(quán)利要求1的晶體管，其特征在于，所述晶體管的場效應(yīng)空穴遷移率至少是250cm²/V-Sec。