[發(fā)明專利]半導體裝置及其設計方法

無效

• 申請?zhí)枺?/td>: 02108725.3
• 申請日: 2002-03-29
• 公開（公告）號: CN1379471A
• 公開（公告）日: 2002-11-13
• 發(fā)明（設計）人: 芳賀亮
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L27/00
• 分類號: H01L27/00;H01L21/82
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 王以平

相關申請的交叉引用

本申請基于并要求在先的2001年3月26日遞交的日本專利申請No.2001-096676為優(yōu)先權，其全部內容在此引用作為參考。

技術領域

本發(fā)明涉及具有多個宏電路的半導體裝置。特別涉及維持半導體集成電路內傳遞信號的可靠性的技術。

背景技術

由于近些年半導體制造技術的提高，將多種功能集成于單片中的系統(tǒng)LSI日益受到注目。

圖1A為示出現(xiàn)有的系統(tǒng)LSI(即system?on?chip，單片式系統(tǒng))的結構示意框圖。如圖所示，系統(tǒng)LSI具有在同一半導體襯底上形成的多個宏電路A1～A6。所謂“宏電路”是多個半導體元件的集合體，并且是為實現(xiàn)單體的特定功能而構成的電路塊。具體講，在系統(tǒng)LSI中有SRAM(靜態(tài)隨機存取存儲器)、DRAM(動態(tài)隨機存取存儲器)、CPU(中央處理單元)等的宏電路。這些宏電路A1～A6通過連接布線互連，通過協(xié)同動作而實現(xiàn)系統(tǒng)LSI的功能。

各宏電路的設計方法當然因各宏電路而異，也有一個宏電路由多個設計方法設計的場合。關于這一點利用圖1B進行說明。圖1B為示出圖1A的宏電路A1的內部結構的框圖。

如圖1B所示，宏電路A1是具有與DRAM相關的功能的DRAM宏電路。DRAM宏電路A1包含有DRAM塊DRAM_BLK和測試電路塊TEST_BLK。DRAM塊DRAM_BLK是設置實現(xiàn)DRAM的存儲器功能的電路的區(qū)域。而測試電路塊TEST_BLK是設置具有用戶使用時不需要的在DRAM制造時進行測試所需要的功能的測試電路的區(qū)域。

DRAM塊DRAM_BLK利用自底向上(bottom-up)法等手工設計方法設計。另一方面，同一宏電路內的測試電路塊TEST_BLK，在電路結構上，沒有必要必須特別以手工設計方法進行設計。于是，測試電路塊TEST_BLK，例如，有時利用采用標準單元等的自動設計方法進行設計。如采用標準單元，可以得到利用RTL寄存器傳送級)的電路合成及自動配置布線的版圖。結果，比較只采用自底向上法設計DRAM宏電路A1可縮短設計時間。

但是，有時測試電路在進行DRAM測試時需要內部電路塊。因此，測試電路塊TEST_BLK通常包含電路塊生成器。除了設置于測試電路塊TEST_BLK內部，電路塊生成器也可以利用自動設計方法設計。不過，在利用軟件進行自動配置布線時，在作為程序庫使用的標準單元中一般不包含延時元件。因此，為生成內部電路塊所必需的延時，例如，如圖1C所示，由多個反相器2串聯(lián)的反相延時器實現(xiàn)。于是，在內部電路塊的頻率低之際，必需的反相器2的數目極大。結果，有時會加大DRAM宏電路的面積。另外，如采用反相器來產生延時，有時延時隨電壓及加工過程偏差的變化很大，難以進行正確的時鐘控制。

另外，各宏電路A1～A6是通過連接布線互連。如圖1A所示，在連接布線中間設置有緩沖器3。緩沖器3防止通過連接布線傳送的信號波形鈍化。在圖1A中，在宏電路A2和宏電路A6之間存在一個尺寸很大的宏電路A1。所以，連接宏電路A2和宏電路A6的連接布線不得不遠遠地繞過宏電路A1。結果，信號在連接布線中傳送時發(fā)生很大延時，有時系統(tǒng)LSI的動作可靠性惡化。并且同時，由于連接布線必須繞大彎，在連接布線多的系統(tǒng)LSI中，有時會成為版圖布局困難的原因。這一點，有人認為如果連接宏電路A2和宏電路A6的連接布線能夠在宏電路A1上通過就好了?？墒?，在此場合，在連接布線中間加入信號波形整形用的緩沖器就困難了。其情況如圖2A所示。這是因為宏電路A1沒有考慮到要在其本身上面通過的連接布線。因此，有時不能防止信號波形在通過宏電路上時發(fā)生鈍化。

另外，如在宏電路上配置連接布線，如圖2B所示，形成宏電路A1結構所必需的金屬布線的區(qū)域必須預先做成禁止布線區(qū)域。于是，必須將從宏電路上通過的連接布線(下稱“宏電路上通過布線”)配置于禁止布線區(qū)域以外的區(qū)域。于是，與禁止布線區(qū)域內的布線密度非常高相對，在其以外的區(qū)域，因為只有宏電路上通過布線通過，布線密度很低。就是說，在同一個宏電路內，布線密度疏密不均。于是，有時在金屬布線層的制造工序中出現(xiàn)問題。例如，有可能如果針對布線密度密的區(qū)域對加工工序進行優(yōu)化，疏的區(qū)域的加工精度就會惡化，而如果針對布線密度疏的區(qū)域對加工工序進行優(yōu)化，密的區(qū)域的加工精度就會惡化，

發(fā)明概述

根據本發(fā)明的一個方面的半導體裝置包括：具有第一功能的第一半導體電路；

具有與上述第一功能不同的第二功能的第二半導體電路；以及