[發明專利]用于存儲設備的讀出放大器

無效

• 申請號: 02105066.X
• 申請日: 2002-02-19
• 公開（公告）號: CN1400604A
• 公開（公告）日: 2003-03-05
• 發明（設計）人: 李燦勇;李元奭;李楨培
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C7/00
• 分類號: G11C7/00;G11C7/06
• 代理公司: 北京市柳沈律師事務所
• 代理人: 王志森,黃小臨

??????????????????????技術領域

本發明涉及一種改進的用于存儲設備的讀出放大器。本申請案要求享有序號為60/308195的臨時申請的優先權。

??????????????????????背景技術

圖1表示一種典型的數據通道結構，具有：位線讀出放大器(BLSA)、PSA、NSA、LA、LAB、數據輸入/輸出線(DIO、DIOL)、列選擇線(CSL)、存儲單元(MC)：一個電容器C和一個存取晶體管N5、位線(BL)、互補位線(BLB)、數據輸出讀出放大器10、負載(L1、L2)、以及字線(WL)。典型的BLSA包括分別連接到BL和BLB上的一個PMOS讀出放大器(PSA)和一個NMOS讀出放大器(NSA)。

讀出操作按以下所述進行。在WL激勵前，BL和BLB通過一個VBL電壓發生器和一個均衡預充電電路(未示出)預充電到相同的電壓電平。VBL電平是VCC電壓電平的一半。如果將一個行有效(active)命令以及一個行地址一起加到DRAM，則和這個行地址相關的WL被激勵。在電容器C上的電荷與BL的電荷耦合并共同分享。這種情況稱之為“電荷共享(charge?sharing)(CS)”操作。

通過CS操作在BL和BLB之間產生一個微小的電壓差，然后借助于允許(enabling)信號LA和LAB由PSA和NSA電路并結合讀出放大器對這個微小的電壓差進行讀出放大。如果在電容器C中的電荷在邏輯上是“高”，換言之是“VCC”，則在CS操作和讀出放大操作期間BL在邏輯上是“高”，并且BLB在邏輯上是“低”。在BL/BLB中的經過放大的數據分別響應穿過晶體管N3和N4的CSL信號傳送到DIO/DIOB線。CSL信號是通過一個讀命令或一個寫命令結合一個列地址啟用的。

數據輸出讀出放大器10利用兩個負載晶體管L1和L2。負載晶體管L1和L2包括一個PMOS或NMOS晶體管，它們連接到某個電源電壓上，例如像電源電壓或地電壓，以便在讀出操作期間向DIO或DIOB線提供電流。傳送到DIO或DIOB線的數據通過數據輸出讀出放大器10進行放大。經過放大的數據響應于一個信號(未示出)通過數據輸出緩沖器20向外輸出。

在行有效命令和數據輸出之間的時間稱之為存取時間(tRAC)。按現有技術的處理技術提供的電荷共享(CS)時間約為10ns，存取時間約為40毫微秒(ns)左右。在圖1所示的BLSA結構中，CS時間和讀出放大時間(SEN時間)必須發生在CSL允許電荷從BL和BLB線轉到DIO和DIOB線之前。

DIO/DIOB線的電容性負載大于BL/BLB線的電容性負載10倍左右。如果在BL在某個電壓電平讀出之前CSL允許操作，例如說在約0.5伏和約1伏之間的一個ΔVBL，則不可能對BL和BLB上的數據進行讀出放大。在BL和BLB之間的電位差稱之為ΔVBL。這種BLSA結構對于不關心CS和SEN時間的動態隨機存取存儲器(DRAM)是可以利用的。

通過減小CS時間和SEN時間可以減小存取時間tRAC。存取時間tRAC約為20ns的DRAM稱之為高速DRAM或快循環隨機存取存儲器(FCRAM)。使用數據輸入緩沖器進行寫操作。DIN是數據輸入。數據輸出讀出放大器10用于讀出操作。

圖2是圖1中的讀出操作數據是“1”時的一個時序圖。每一個命令都與時鐘信號的上升沿同步。具有地址(行地址)的ROW?ACTIVE(行有效)命令允許一個特定的字線(WL)操作。具有地址(列地址)的讀命令允許CSL信號操作。在圖1的結構中，CS時間和SEN時間應該在允許CSL線操作之前完成。LA和LAB的允許操作點由存貯芯片設計人員確定。在CSL允許操作后，在BL和BLB線上的數據就傳送到DIO和DIOB線上。最后，將DIO和DIOB線上的數據傳送到數據輸出緩沖器(DOUT)20上。DOUT在數據傳送前通常預充電到Hi-Z電平。

圖3表示用于半導體存儲設備中的一個常規的高速位線讀出放大器(BLSA)的典型的數據通道結構。這種BLSA在Taguchi等人的文章“具有64位并行數據總線結構的40ns和64兆位的DRAM”(有關固態電路的IEEE雜志，第26卷第11期，14931～497頁1991年11月)中進行了更加詳細地描述。