[發明專利]地址生成電路

有效

• 申請號: 02103163.0
• 申請日: 2002-02-01
• 公開（公告）號: CN1381848A
• 公開（公告）日: 2002-11-27
• 發明（設計）人: 橫関亙
• 申請（專利權）人: 富士通株式會社
• 主分類號: G11C11/413
• 分類號: G11C11/413;G11C17/14
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 付建軍

技術領域

本發明涉及一種地址生成電路，特別是一種冗余地址生成電路，用于存儲一個RAM(隨機存儲器)存儲單元陣列中的損壞的存儲單元的地址(以下稱為冗余地址)和在RAM的電源打開時生成冗余地址。

背景技術

如1(a)和1(b)是傳統的地址生成電路的示意圖。

圖1(a)是說明傳統的地址生成電路的電路圖。在此圖中，41是包含PMOS晶體管的第一開關晶體管、42是熔絲元件、43是鎖存電路、44是倒相器和45是電源接通復位電路。

在圖1(a)所示的傳統的地址生成電路中，第一開關晶體管41和熔絲元件42在電源V_DD和地V_SS之間依次串聯。鎖存電路43包括兩個倒相器。一個倒相器的輸入端和另一個倒相器的輸出端相互連接。鎖存電路43的輸入節點連接到第一開關晶體管41和熔絲元件42的連接節點A，而相對側的輸出節點連接到倒相器44。

電源接通復位電路45輸出復位信號RES。復位信號RES輸入到第一開關晶體管41的柵極。熔絲元件42根據要生成的地址選擇有選擇的設置在切斷狀態或非切斷狀態。由此，可以存儲二進制信息。

圖1(b)是輸入到第一開關晶體管41柵極的復位信號RES波形的波形圖。在此圖中，橫軸t表示時間，豎軸V表示電壓，t₀表示電源接通時的時間。

如圖1(b)所示，當在時間t₀接通電源時，電源V_DD的電勢隨時間的流逝而上升。當V_DD到達預定的電源電壓，例如3.3V時，保持該電源電壓。同時，電源電壓復位電路45響應電源電壓電平的增加而工作，并輸出復位信號RES。復位信號RES保持在地電勢，直到從時間t₀(t₀表示電源接通時的時間)延遲預定時間的時間t₁，在時間t₁以后，復位信號RES的波形跟隨電源V_DD的電平上升。也就是說，復位信號RES具有這樣一種波形，即如圖1(b)所示電平在時間t₁像臺階一樣上升。

接下來，將參照圖1(b)的復位信號RES的波形解釋圖1(a)的地址生成電路的操作。

因為電源接通以后復位信號RES從時間t₀保持在地電勢直到時間t₁，第一開關晶體管41導通。因此，電荷從電源V_DD供應到節點A，由此節點A保持在某一正電勢。

在時間t₁，如圖1(b)所示復位信號RES的電平像臺階一樣上升，由此第一開關晶體管41關閉。因此，當熔絲元件42處于非切斷狀態時，在節點A積累的電荷經熔絲元件42轉移到地V_SS，鎖存電路43的輸入節點保持在地電勢。同時，當熔絲元件42處于切斷狀態時，一定的電荷保持在節點A，鎖存電路43輸入節點的電勢保持在某一正電勢。

因此，在電源接通以后，根據熔絲元件42的切斷或非切斷狀態，H電平或L電平鎖定在鎖存電路43。當熔絲元件42設置在切斷狀態時，H電平信號從鎖存電路43輸出到倒相器44。當熔絲元件42設置在非切斷狀態時，L電平信號輸出到倒相器44。相應的，存儲在地址生成電路的地址(二進制信息)經倒相器44輸出。

但是，在上述傳統的地址生成電路中，在電源從接通到關閉的期間內，在熔絲元件42的切斷狀態下，相應于電源電壓的大電壓總是施加在熔絲元件42的兩端。從而，少量的電流穩定的流過熔絲元件42。

也就是說，熔絲元件42即使在切斷狀態下也具有實際大約幾M□的電阻。因此，即使熔絲元件42處于切斷狀態，也穩定的形成途經鎖存電路43的輸入節點、熔絲元件42和地V_SS的電流通路。因為熔絲元件42處于切斷狀態時，鎖存電路43的輸入節點在H電平，在鎖存電路43的輸入節點(H電平)和地V_SS之間有少量的漏電流，并穩定的流入切斷狀態下的熔絲元件42。

由于這種穩定的漏電流，會對熔絲元件42的材料(例如，鋁、銅)造成輝光回退現象(glow-back?phenomenon)。當電源開關周期多次重復時，切斷狀態的熔絲元件42由于輝光回退現象逐漸變化之后再次連接，因而電阻值下降。結果，即使熔絲處于切斷狀態也會出現這樣的問題，即由于對熔絲切斷信息的錯誤數據閂鎖，會產生相應于熔絲非切斷狀態的地址。