[發明專利]半導體存儲器中高速讀出操作的方法和裝置

有效

• 申請號: 01145304.4
• 申請日: 2001-12-31
• 公開（公告）號: CN1380698A
• 公開（公告）日: 2002-11-20
• 發明（設計）人: 內田敏也;松崎康郎
• 申請（專利權）人: 富士通株式會社
• 主分類號: H01L27/10
• 分類號: H01L27/10;G11C11/4091
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 王永剛

技術領域

本發明涉及到提高半導體存儲器的速度。

背景技術

圖1示出了諸如DRAM的半導體存儲器的存儲核心。存儲核心(也稱為存儲塊或存儲塊體)具有多個排列成矩陣的存儲器單元MC。這些存儲器單元MC被分別連接到沿圖中水平方向布置的字線WL0、WL1、WL2、…以及沿圖垂直方向布置的位線對BL0-/BL0、BL1-/BL1、…。位線對BL0-/BL0、BL1-/BL1、…被連接到各自的讀出放大器SA。

在這種類型的半導體存儲器的讀出操作中，字線被選擇來開啟存儲器單元MC的傳送晶體管，使存儲器單元MC的數據被讀出到位線對。讀出的數據被讀出放大器SA放大，并被輸出到外部。然后，位線對被預充電(被平衡)，從而完成讀出操作。

例如，從圖中粗方框所示的存儲器單元MC讀出的數據段，通過位線對BL1，/BL1被傳輸到讀出放大器SA。亦即，位線對BL1，/BL1在這些存儲器單元MC中被共享。在此例子中，連接到位線對BL1，/BL1的存儲器單元MC從圖中頂部開始保持“0數據”、“1數據”、“0數據”和“0數據”。

圖2示出了上述DRAM的讀出操作。當圖1所示字線WL0被選擇時，數據從連接到字線WL0的存儲器單元MC被讀出到位線BL1。這降低了位線BL1的電壓(圖2(a))。然后，讀出放大器SA工作，以放大位線對BL1，/BL1中的電壓差(圖2(b))。在“0數據”讀出之后，位線對BL1，/BL1被預充電，從而完成讀出周期(圖2(c))。

若在選擇字線WL0的選擇過程中字線WL1被選擇，則數據從保持“1數據”的存儲器單元MC被讀出到位線BL1(圖2(d))。此處，由于位線BL1的電壓已經被放大到低電平，故在保持“1數據”的存儲器單元MC中發生數據崩潰。若數據從連接到位線/BL1并保持“0數據”的存儲器單元MC被讀出，則在這些存儲器單元MC中也發生數據崩潰(圖2(e))。

如上所述，存儲核心中的多個字線的同時激活引起數據崩潰。因此，已經不可能在短于周期間隔的時間內在連接到同一個位線的多個存儲器單元MC上執行讀出操作。換言之，單個存儲核心上讀出操作的請求間隔已經必須大于或等于讀出周期(周期時間)。

上述問題是半導體存儲器高速運行的一個障礙，阻礙了數據讀出速率的改善。特別是，由于需要預充電時間且為了減小存儲核心面積常常配備有更長的位線，故DRAM具有比SRAM等更長的周期時間。這樣，上述問題就很嚴重。

發明內容

本發明的目的是提供一種能夠高速運行以改善數據讀出速率的半導體存儲器。

根據本發明的一種情況，數據被存儲在多個第一存儲器塊中，而用來產生存儲在第一存儲器塊中的數據的再生數據被存儲在第二存儲器塊中。在讀出操作中，執行第一操作或第二操作來讀出數據。在第一操作中，數據被直接從多個第一存儲器塊中的被選擇的第一存儲器塊讀出。在第二操作中，被選擇的第一存儲器塊不工作，數據從存儲在未被選擇的第一存儲器塊中的數據以及存儲在第二存儲器塊中的再生數據被再生。

于是，并行執行第一操作或第二操作，使得在第一存儲器塊被讀出數據的情況下能夠讀出第一存儲器塊中的數據。因此，從存儲器外部提出的讀出操作請求，能夠在短于第一存儲器塊執行單個讀出操作所需的讀出周期的間隔內被接收。結果，半導體能夠高速運行，數據讀出速率得到了改善。

例如，在寫入操作中，數據被寫入到多個第一存儲器塊中的一個被選擇的第一存儲器塊。同時，用來再生存儲在第一存儲器塊中的數據的再生數據，被寫入到第二存儲器塊。

根據本發明的另一種情況，第一存儲器塊的奇偶校驗位被存儲在第二存儲器塊中作為再生數據。由于用來再生第一存儲器塊的各個存儲器單元的再生數據能夠被構造成單個位，故有可能將第二存儲器塊的存儲容量減為最小。因此，第二存儲器塊的布局尺寸能夠被縮小，半導體存儲器的芯片尺寸得以減小。

根據本發明的另一種情況，半導體存儲器包括多個存儲器塊組，各由多個第一存儲器塊中的預定數目(除了“1”以外)的第一存儲器塊以及多個第二存儲器塊中的任何一個組成。每個第一存儲器塊屬于多個存儲器塊組。屬于一個存儲器塊組的多個第一存儲器塊，不同時屬于其它存儲器塊組。