[發明專利]半導體存儲器及其存取方法

有效

• 申請號: 01125726.1
• 申請日: 2001-08-23
• 公開（公告）號: CN1357891A
• 公開（公告）日: 2002-07-10
• 發明（設計）人: 北本綾子;松宮正人;山本伸一;瀧田雅人
• 申請（專利權）人: 富士通株式會社
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C7/00
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 王永剛

技術領域

本發明涉及到由要求刷新操作的存儲器單元構成的半導體存儲器。而且，本發明涉及到在對這種半導體存儲器進行存儲器存取的方法中使半導體存儲器從刷新操作中解脫的技術。

背景技術

在半導體存儲器中，必須從外部周期性地輸入刷新命令，以便執行刷新操作，從而補充漏電造成的存儲器單元的電荷損失。DRAM是這種半導體存儲器的一個例子。這一刷新操作和諸如通常的讀出和寫入之類的存儲器存取無法同時進行，因此，通常的存儲器存取是在結束刷新操作之后被執行。這引起一個時間段，其間由于執行刷新操作而無法完成通常的存儲器存取。此外，由于必須控制刷新操作與通常存儲器存取之間的時間，故對于存儲器控制器是一個沉重的負擔。

通常，在要求刷新操作的半導體存儲器中提出了一種從刷新操作中解脫存儲器的技術。例如，已知一種利用超高速緩沖存儲器來從刷新操作解脫半導體存儲器的技術(見美國專利No.5999474)。

然而，上述的常規技術存在問題，亦即超高速緩沖存儲器的命中或失誤引起讀出操作速度和寫入操作速度的差別。而且，若為了降低超高速緩沖存儲器的失誤率而安排大的超高速緩沖存儲器，則造成半導體存儲器尺寸加大亦即集成度降低的缺點。

發明內容

本發明的目的是提供一種要求刷新操作的半導體存儲器以及一種對這種半導體存儲器進行存儲器存取的方法。而且，本發明的目的是提供一種從刷新操作解脫的半導體存儲器以及一種不使用超高速緩沖存儲器而能夠明顯地從刷新操作解脫半導體存儲器的方法。

根據本發明，根據半導體存儲器內部產生的刷新信號而執行刷新操作，奇偶與數據一起被存儲，而且，當刷新操作和數據讀取操作要同時執行時，由于刷新操作優先而不能讀取的存儲器單元數據，根據奇偶被確定，而當刷新操作和數據寫入操作要同時執行時，由于刷新操作優先而不能寫入的存儲器單元數據，被暫時存儲和保持在分立的存儲區中，且保持的數據以后被重新寫入到適當的存儲器單元中。

于是，當刷新操作以及數據讀取或寫入需要同時進行時，由奇偶來確定不能被讀取的存儲器單元的數據，而不能被寫入的存儲器單元的數據，在被暫時存儲和保持在分立的區域之后，被重新寫入適當的存儲器單元中。因此，能夠解脫刷新操作而無須使用超高速緩沖存儲器。

從參照附圖的下列描述中，本發明的其它目的和特點將變得明顯。

附圖說明

圖1方框圖示出了根據本發明第一實施方案的半導體存儲器的結構；

圖2是典型圖，用來解釋根據本發明第一實施方案的半導體存儲器中的存儲器單元陣列的結構的例子；

圖3是典型圖，用來解釋根據本發明第一實施方案的半導體存儲器中的字線的分層結構的例子；

圖4電路圖示出了根據本發明第一實施方案的半導體存儲器中讀出放大器與數據總線之間的電連接的主要部分；

圖5示出了圖4所示電路的各個信號之間的邏輯關系；

圖6是典型圖，用來解釋根據本發明第一實施方案的半導體存儲器中的用來選擇作為刷新目標的子陣列的裝置的例子；

圖7電路圖示出了根據本發明第一實施方案的半導體存儲器中的寫入數據緩沖器的結構的例子；

圖8是邏輯值表，示出了圖7所示電路的各個信號之間的邏輯關系；

圖9電路圖示出了根據本發明第一實施方案的半導體存儲器中的奇偶發生電路的結構的例子；

圖10電路圖示出了根據本發明第一實施方案的半導體存儲器中的奇偶-數據比較電路的結構的例子；

圖11是典型圖，用來解釋根據本發明第一實施方案的半導體存儲器中獨立地執行通常數據讀取操作或數據寫入操作的情況；

圖12是典型圖，用來解釋根據本發明第一實施方案的半導體存儲器中同時執行刷新操作和數據讀取操作的情況；

圖13是典型圖，用來解釋根據本發明第一實施方案的半導體存儲器中同時執行刷新操作和數據讀取操作的情況；

圖14是典型圖，用來解釋根據本發明第一實施方案的半導體存儲器中同時執行刷新操作和數據寫入操作的情況；

圖15是方框圖，示出了根據本發明第二實施方案的半導體存儲器的結構；

圖16是典型圖，用來解釋根據本發明第二實施方案的半導體存儲器中的存儲器單元陣列的結構的例子；

圖17是典型圖，用來解釋根據本發明第二實施方案的半導體存儲器中的刷新單元；

圖18電路圖示出了根據本發明第二實施方案的半導體存儲器中讀出放大器與數據總線之間的電連接的主要部分；