[發明專利]防止介層窗過度蝕刻的方法及其構造

無效

• 申請號: 01118679.8
• 申請日: 2001-06-07
• 公開（公告）號: CN1391269A
• 公開（公告）日: 2003-01-15
• 發明（設計）人: 徐震球;鐘振輝;林義雄
• 申請（專利權）人: 矽統科技股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京三友知識產權代理有限公司
• 代理人: 劉朝華

本發明是有關于一種半導體中的金屬內連線(Interconnect)制程，特別是有關于一種防止介層窗過度蝕刻的方法及其構造。

在傳統的積體電路(VLSI)的金屬內連線制程上，一般是采用化學氣相沉積法(CVD)將二氧化硅層形成于金屬層上，以作為內金屬介電層(Inter-Metal?Dielectrics，簡稱IMD)，其主要缺陷在于：

由于隨著積體電路的縮小化，在微影蝕刻時，對不準現象常常發生，造成的過蝕刻會破壞該內金屬介電層而造成漏電流，這嚴重地影響產品的可靠度(reliability)；另外，隨著內連導線的縮小化，細小的內連導線也常有崩塌(collapse)的現象，這亦嚴重地影響產品的優良率。

目前對內金屬連線制程的研究多僅于金屬層上方的抗反射層的研究，例如美國專利第5580701號提出的減少光阻層的搖擺效應(tanding?waveeffect，或稱駐波效應)的制作方法，是在金屬層上方形成二氧化硅、氮化硅或氮氧化硅等的抗反射層。然而，傳統的方法卻無法解決積體電路日益縮小化所造成的上述嚴重地影響產品的優良率的問題。

參閱圖1-圖3是傳統內金屬內連線的結構示意圖。傳統內金屬介電層中的金屬內連線的結構，包括在半導體基底100上具有多數個金屬內連導線110、120，以及二氧化硅層130當作是內金屬介電層130，如圖1所示。

接著參閱圖2，在定義插塞140時，若微影蝕刻程序發生了對不準現象而造成過蝕刻，使得插塞140太靠近基底100，就會破壞該內金屬介電層130而造成漏電流。

參閱圖3，隨著內連導線的縮小化，細小的內連導線130也常有崩塌的現象，如150和160，這亦嚴重地影響產品的優良率。

為了改善上述制程的問題，本發明提供了一種防止介層窗過度蝕刻的方法及其構造，特別適用于制作有多數個內連導線的半導體基底上，亦即半導體中的金屬內連線制程。可切實地減少漏電流，提高產品的可靠度和優良率，并使上述的缺點獲得改善

本發明的目的在于提供一種防止介層窗過度蝕刻的方法及其構造，特別適用于制作有多數個內連導線的半導體基底上，克服現有技術的缺陷，防止介電層過度蝕刻，切實地減少由于微影蝕刻程序對不準而造成的漏電流的缺陷，更固定了金屬導電層不發生崩塌，達到提高產品的可靠度和優良率，并可進一步達成積體電路縮小化的目的。

本發明的目的是這樣實現的：一種防止介層窗過度蝕刻的方法，其特征是：至少包含下列步驟：

(1)提供一半導體基底，其表面上設有至少一內連導線；

(2)于該基底和內連導線的表面上形成應力緩沖層：

(3)于該應力緩沖層表面上形成蝕刻阻擋層；

(4)于該蝕刻阻擋層表面上形成介電層；

(5)對該介電層進行平坦化處理；

(6)進行介層窗蝕刻制程，于該內連導線上方形成一介層窗。

該蝕刻阻擋層與該介電層的蝕刻比大于10。該內連導線頂部更包括有抗反射層。該抗反射層是由鈦/氮化鈦或氮氧化硅所構成。該內連導線是由鋁、銅或鋁硅銅所構成。該應力緩沖層是由二氧化硅所構成。該蝕刻阻擋層是由氮化硅或氮氧化硅所構成。該應力緩沖層是由鈦或鉭所構成。該蝕刻阻擋層是由氮化鈦或氮化鉭所構成。該介電層是由二氧化硅所構成。

一種防止介層窗過度蝕刻的構造，其特征是：至少包含有一內連導線形成于半導體基底表面上；應力緩沖層形成于該內連導線和基底表面上；蝕刻阻擋層形成于該應力緩沖層上；以及具有平坦表面的介電層形成于該蝕刻阻擋層上。

該內連導線頂部更包括有抗反射層。該抗反射層是由鈦/氮化鈦或氮氧化硅所構成。該內連導線是由鋁、銅或鋁硅銅所構成。該應力緩沖層是由二氧化硅所構成。該蝕刻阻擋層是由氮化硅或氮氧化硅所構成。該應力緩沖層是由鈦或鉭所構成。該蝕刻阻擋層是由氮化鈦或氮化鉭所構成。該介電層是由二氧化硅所構成。

本發明的主要優點是防止介電層過度蝕刻，切實地減少由于微影蝕刻程序對不準而造成的漏電流的缺陷，更固定了金屬導電層不發生崩塌，提高產品的可靠度和優良率，并可進一步達成積體電路縮小化的目標。

下面結合較佳實施例和附圖詳細說明。

圖1是傳統內金屬內連線的結構示意圖。

圖2是傳統內金屬內連線的對不準示意圖。

圖3是傳統內金屬內連線的崩塌示意圖。

圖4-圖9是本發明實施例1的制程示意圖。

圖10-圖15是本發明實施例2的制程示意圖。

實施例1

參閱圖4-圖9，本發明的方法包括如下步驟：