[發明專利]一種疊層柵快閃存儲單元及其制造方法

有效

• 申請號: 01110197.0
• 申請日: 2001-03-29
• 公開（公告）號: CN1378271A
• 公開（公告）日: 2002-11-06
• 發明（設計）人: 呂聯沂
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L21/8239
• 分類號: H01L21/8239;H01L27/10
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 程偉

本發明是有關于一種能在浮置柵(FG)與控制柵(CG)之間增大交疊面積(Areal?Overlapping)的改進的疊層柵快閃存儲單元(Stacked?GateFlash?Memory?Cell)，因而能增加控制柵對浮置柵的耦合率(Control-gate-to-floating-gate?Coupling?Ratio)，且改善存儲單元性能。特別有關于一種制造疊層柵快閃存儲單元的新的方法，并以此方法制造快閃存儲單元，其中浮置柵自對準(Self-aligned)于場氧化層而形成，且沒有犧牲浮置柵與控制柵之間的耦合率。本發明應用在制造工藝上新穎的方法也因超越了傳統蝕刻平板印刷工藝(微影制程)基礎技術的極限而更縮小了浮置柵的間距，因此，本發明可使快閃存儲單元的尺度進一步的縮小(Scaling?Down)，且不會導致因改良蝕刻平板印刷工藝而產生過多的花費。此外，較高的耦合率可使存儲單元在較低的控制柵電壓下操作；此有利的特征可降低在快閃存儲單元間崩潰電壓的一連串嚴苛的標準。所以，本發明所披露的方法基本上不只可縮小快閃存儲單元的尺寸，也可縮小浮置柵的電壓。

隨著數字相機與掌上型個人計算機的引入與快速的增加，具有小尺寸且可作為便攜式大容量儲存器的高密度閃存已被廣泛的注意。對電子使用消費者而言，閃存最重要的關鍵在于可利用減少存儲單元的尺寸來降低成本的花費。為了減少存儲單元的尺寸，資料線行距(DataLine?Pitch)須如同柵極長度般的被減少。浮置柵尺寸減少的結果會使快閃存儲單元的尺度進一步縮小，這對于在疊層柵閃存中的浮置柵與控制柵間的耦合率有不利的影響。因此，在半導體制造工業中，達到高柵極耦合率且同時使快閃存儲單元尺度可進一步縮小的目標變得更加具有挑戰性。

在IEDM第271頁中(1997)，標題為”一種適用于256?Mbit與1?Gbit閃存的新穎高密度5F²?NAND?STI存儲單元技術”，作者為K.Shimizu，K.Narita，H.Watanabe，E.Kamiya，Takeuchi，T.Yaegashi，S.Aricome，與T.Watanabe，的公開文獻已披露一種低位花費(Low?Bit-cost)閃存的5F²?NAND?STI存儲單元技術。圖1a、1b、1c所示為Shimizu?et?al文獻中用來制造閃存的三層多晶硅層。第一薄多晶硅膜22(組成浮置柵的一部分)提供了在淺溝渠隔離(Shallow?Trench?Isolation)的形成過程中，改善平坦化工藝的控制性(The?Controllability?of?The?Planarization?Process)的功能。第二多晶硅膜24(也組成浮置柵的一部分)可由氮化硅罩幕層26與兩個氮化物間隙壁(Spacer)28所界定。氮化物間隙壁28可提供在場氧化層(Field?Oxide)頂部的第二多晶硅膜24交疊，以改善存儲單元的耦合率。

在Shimizu?et?al文獻中所揭露的存儲單元，由于SiN圖案的形成(在SiN間隙壁形成之前)并非自對準于場氧化層的邊界，在存儲單元尺度上的SiN罩幕層與多晶硅層之間不對準容許誤差(MisalignmentTolerance)受到明顯限制。再者，在控制柵與浮置柵間的內介電膜為二度空間，因此，耦合率的改善全歸因于在場氧化層頂部的浮置柵交疊(利用氮化物間隙壁來控制)，所以，耦合率的改善相當受到限制。

在另一個標題為”用于1-Gb閃存的一種以0.18-μm寬度隔離與3-D內多晶硅介電膜的0.24-μm²存儲單元制程”，作者為T.Kobayashi，N.Matsuzaki，A.Sato，A.Katayama，H.Kurata，A.Miura，T.Mine，Y.Goto，T.Morimoto，H.Kume，T.Kure，以及K.Kimura，的公開文獻中揭露一種利用使用0.2-μm制造技術，以制造0.24-μm²無接觸數組(Contactless-array)快閃存儲單元的方法。如圖2a、2b、2c、2d、2e、2f、2g所示，在存儲單元之間利用將硼磷硅玻璃(BPSG)42填入凹溝中，形成0.18-μm寬的自對準淺凹溝隔離44(Shallow?Groove?Isolation，SGI)，以維持隔離崩潰電壓。此外，使用具有高電容的三度空間、單層化學氣相沉積氧化層做為內多晶硅介電膜38利用增加耦合率來降低內部操作電壓(Internal?Operational?Voltage)。