[發明專利]一種快速大數模乘運算電路無效
| 申請號: | 01107655.0 | 申請日: | 2001-03-19 |
| 公開(公告)號: | CN1375765A | 公開(公告)日: | 2002-10-23 |
| 發明(設計)人: | 周玉潔;金松;劉英廣 | 申請(專利權)人: | 深圳市中興集成電路設計有限責任公司 |
| 主分類號: | G06F7/38 | 分類號: | G06F7/38 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 518058 廣東省深圳*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 快速 數模 運算 電路 | ||
1.一種大數模冪運算的蒙哥馬利模乘法實現電路,模的二進制數長度為n位,由基本處理單元(PE)連接而成,在時鐘信號控制下進行迭代運算,其特征在于所述蒙哥馬利模乘電路包括n+2個基本處理單元,在最高位基本處理單元之后還連接一個觸發器D(100);
處于所述蒙哥馬利模乘電路中間位的基本處理單元PEi包括加法器ADDi、五個觸發器D和兩個與門,這里i=1,2,…n;操作數A經過觸發器D(105)后輸向高一位基本處理單元,同時又跟操作數B[i]相與后輸入加法器ADDi;中間參數Q經過觸發器(106)后輸向較高位,同時又跟操作數M[i]相與后輸入加法器ADDi;兩位進位信號C1[i]、C0[i]和運算結果P[i],分別經過觸發器(104、108、107)后同時輸向加法器ADDi;加法器ADDi是兩位加法器,進位中的高位C1[i]輸向加法器的高位;輸入數據經加法器運算后,得到一位結果數據P[i-1]和兩位進位數據C0[i]、C1[i];
處于所述模乘電路最低位的基本處理單元PE0包括加法器ADD0、三個觸發器D、三個與門和一個異或單元,操作數A和操作數B[0]相與后的結果再和運算結果P[0]分別同時輸入異或單元,經異或單元運算后產生中間參數QPE0并輸入觸發器D(102),經過觸發器(102)后輸向PE1,同時再與操作數M[0]相與后輸入加法器ADD0;操作數A經過觸發器D(101)后輸向高位基本處理單元PE1,同時又跟操作數B[0]相與后輸入加法器ADD0;運算結果P[0]經過觸發器D(103)后輸向加法器ADD0;加法器ADD0將三個輸入信號相加,產生進位信號C[1]輸向高位基本處理單元PE1;
處于所述模乘電路最高位的基本處理單元PEn+1包括加法器ADD0和三個觸發器D,兩位進位信號C1[n+1]、C0[n+1]和運算結果P[n+1],分別經過觸發器D(109、111、110)后同時輸向加法器ADDn+1,加法器ADDn+1將三個輸入信號相加,輸出進位信號C[n+2]和運算結果P[n];
所述基本處理單元PE0,…PEi,…PEn+1組成所述蒙哥馬利模乘電路,低一位基本處理單元PEi的操作數A、結果數據P[i]和進位數據C0[i]、C1[i]以及中間參數Q分別同時輸向高一位基本處理單元PEi+1,結果數據P[i]作為本單元的運算結果輸向低一位基本處理單元PEi-1;操作數B、M的二進制數的各位B[i]和M[i]都是并行分別同時輸入相應基本處理單元PEi,操作數A的二進制數的各位逐位串行輸入最低位基本處理單元PE0,中間參數Q在最低位基本處理單元PE0中產生,操作數A和中間參數Q在時鐘控制下不斷向上一位基本處理單元傳遞;操作數B和M在最高位基本處理單元PEn+1以零輸入;最高位處理單元PEn+1輸出進位信號到其后的觸發器D,該觸發器的輸出將信號返回到處理單元PEn+1,作為P[n+1]運算參數輸入其中。
2.根據權利要求1所述的大數模冪運算的蒙哥馬利模乘法的實現電路,其特征在于所述編號為偶數的基本處理單元內的觸發器D的觸發時鐘采用上升沿有效,編號為奇數的基本處理單元內的觸發器D的觸發時鐘采用下降沿有效,在最高位基本處理單元之后的觸發器D(100)的觸發時鐘是上升沿有效或下降沿有效由其所在位置決定,它相當于第n+3個處理單元,若n+2是偶數,則上升沿有效,若是奇數,則下降沿有效。
3.根據權利要求1所述的大數模冪運算的蒙哥馬利模乘法的實現電路,其特征在于該電路實現于同一集成電路塊中。
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