[發明專利]一種直接存儲器訪問控制器系統

無效

• 申請號: 01107427.2
• 申請日: 2001-01-09
• 公開（公告）號: CN1365061A
• 公開（公告）日: 2002-08-21
• 發明（設計）人: 王良清;梁松海;劉華預;鹿甲寅
• 申請（專利權）人: 深圳市中興集成電路設計有限責任公司
• 主分類號: G06F15/00
• 分類號: G06F15/00
• 代理公司: 深圳睿智專利事務所
• 代理人: 陳鴻蔭

1、一種直接存儲器訪問控制器系統，其特征在于，由若干相同結構的DMA控制器組成，包括DMA1、DMA2、-----、DMAn，每個DMA控制器都包括一個級聯輸入請求源REQB、一個級連輸出請求源REQNEXT和一個以上的外部請求源REQA；前一個DMA控制器的請求輸出REQNEXT連接到下一個DMA控制器的級聯請求輸入源REQB，依次連接，最后一個DMA控制器DMAn的級連請求輸出源REQNEXTn接到第一個DMA控制器DMA1的請求輸入REQ1B。

2、根據權利要求1所述的直接存儲器訪問控制器系統，其特征在于，所述的DMA控制器包括接收請求控制部分和輸出請求控制部分，所述的接收請求控制部分包括四個控制位選擇請求源MASKA、MASKB、REQ0和REQ1，還包括第一二與門(405)、第二二與門(406)、第三二與門(408)、第四二與門(409)、第一二或門(407)、第二二或門(410)和第三二或門(411)；

第一二與門(405)的輸入端與MASKB和REQB相連接，輸出端接至第一二或門(407)的一個輸入端，第二二與門(406)的輸入端與MASKA和REQA相連接，輸出端接至第一二或門(407)的另一個輸入端；第一二或門(407)的輸出端與第三二與門(408)的輸入端相連接；第三二與門(408)的另一個輸入端接收CLEARREQ信號，輸出端接至REQ1，REQ1將信號接至第三二或門(411)的一個輸入端；第四二與門(409)接收CLEARREQ和REQ0輸出端的信號，輸出端接至第二二或門(410)的一個輸入端，第二二或門(410)的另一個輸入端接收WRITEREQ0信號，輸出端接至REQ0；REQ0的輸出端接至第三二或門(411)的另一個輸入端；第三二或門(411)輸出端輸出REQ信號；

所述的輸出請求控制部分包括旁路寄存器BYPASS、請求鏈終止寄存器BREAKOUT、反向器(503)、第一三與門(504)、第二三與門(505)和二或門(506)；

第一三與門(504)的輸入端分別接收REQB信號、旁路寄存器BYPASS信號和請求鏈終止寄存器BREAKOUT信號，輸出端接至二或門(506)的輸入端；第二三與門(505)的輸入端分別接收旁路寄存器BYPASS信號、請求鏈終止寄存器BREAKOUT信號和DMA控制器完成數據傳輸發出的高電平有效信號COMPLETE，輸出端接至二或門(506)的另外一個輸入端，二或門(506)輸出REQNEXT信號。

3、根據權利要求2所述的直接存儲器訪問控制器系統，其特征在于，在所述的DMA控制器接收請求控制部分中，所述的控制位選擇請求源MASKA、MASKB、REQ0和REQ1是D觸發器；在所述的DMA控制器輸出請求控制部分中，所述的旁路寄存器BYPASS和請求鏈終止寄存器BREAKOUT是D觸發器。

4、根據權利要求2所述的直接存儲器訪問控制器系統，其特征在于，在所述的DMA控制器接收請求控制部分中，當所述的控制位選擇請求源MASKA為低電平時有效。

5、根據權利要求2所述的直接存儲器訪問控制器系統，其特征在于，在所述的DMA控制器接收請求控制部分中，當所述的控制位選擇請求源MASKB為低電平時有效。

6、根據權利要求2所述的直接存儲器訪問控制器系統，其特征在于，在所述的DMA控制器接收請求控制部分中，當所述的控制位選擇請求源REQ0為高電平時有效。

7、根據權利要求2所述的直接存儲器訪問控制器系統，其特征在于，在所述的DMA控制器輸出請求控制部分中，當所述的旁路寄存器BYPASS為高電平時有效。

8、根據權利要求2所述的直接存儲器訪問控制器系統，其特征在于，在所述的DMA控制器輸出請求控制部分中，當所述的請求鏈終止寄存器BREAKOUT為低電平時有效。