[發(fā)明專利]用以執(zhí)行多重指令組的數(shù)據(jù)處理裝置

無效

• 申請?zhí)枺?/td>: 01101709.0
• 申請日: 2001-01-21
• 公開（公告）號(hào): CN1332407A
• 公開（公告）日: 2002-01-23
• 發(fā)明（設(shè)計(jì)）人: 高民晟;梁景哲;桂念慈
• 申請（專利權(quán)）人: 智原科技股份有限公司
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30
• 代理公司: 柳沈知識(shí)產(chǎn)權(quán)律師事務(wù)所
• 代理人: 馬瑩

本發(fā)明是有關(guān)于一種數(shù)據(jù)處理裝置(Data?Processing?Apparatus)，特別是有關(guān)于一種用以執(zhí)行多重指令組(Multiple?Instruction?Sets)的數(shù)據(jù)處理裝置。

數(shù)據(jù)處理裝置通常包括一處理器核，用以執(zhí)行一預(yù)設(shè)指令組的程序指令。連同此處理器核外，還包括一系統(tǒng)存儲(chǔ)器，以存儲(chǔ)執(zhí)行程序指令，以及一程序計(jì)數(shù)寄存器，用以指出在存儲(chǔ)器中的下一指令的地址。然而，此一型式的裝置僅允許執(zhí)行一種類型的指令組。如能同時(shí)執(zhí)行不只一個(gè)類型指令組的裝置，則將會(huì)更具有彈性且功能更強(qiáng)大。

圖1的框圖示出了一傳統(tǒng)執(zhí)行兩個(gè)指令組的數(shù)據(jù)處理裝置的結(jié)構(gòu)，其披露在名稱為“Interoperability?with?multiple?instruction?sets”的美國第6,021,265號(hào)專利中。

如圖1所示，在傳統(tǒng)的數(shù)據(jù)處理裝置中的一處理器核10包括一寄存器列(Register?Bank)30、一布茲乘法器(Booth?Multiplier)40、一位移器(Barrel?Shifter)50、一32位運(yùn)算邏輯單元(32-bit?Arithmetic?LogicUnit，ALU)60、以及一寫入數(shù)據(jù)寄存器(Write?Date?Register)70。

此裝置的其他的元件包括有一第一指令解碼及邏輯控制器(Instruction?Decoder?&?Controller)100，以及一第二指令解碼及邏輯控制器110、一程序計(jì)數(shù)控制器(PC?Controller)140、一程序計(jì)數(shù)器(Program?Counter，PC)130、一多路復(fù)用器(Multiplexer)90、一數(shù)據(jù)讀取寄存器120(Read-Data?Register)、一指令流水線(InstructionPipeline)80、以及一存儲(chǔ)系統(tǒng)20。

在此傳統(tǒng)裝置中，例如對于兩個(gè)指令組，則需要分開的指令解碼及邏輯控制方式。因此，第一指令解碼及邏輯控制器100對第一指令組的程序指令進(jìn)行解碼，而第二指令解碼及邏輯控制器110對第二指令組的程序指令進(jìn)行解碼。第一指令組的程序指令通常為32位，而第二指令組的程序指令通常為16位。如此，程序設(shè)計(jì)者可以使用具有較多功能的32位的指令組，或是使用16位的指令以在節(jié)省存儲(chǔ)器大小之間做選擇。

在其中必須包括一控制器，以便控制使用那一個(gè)指令解碼器來進(jìn)行現(xiàn)行程序指令的解碼。這是藉由程序計(jì)數(shù)控制器140的設(shè)定，或是重新設(shè)定程序計(jì)數(shù)器130中的最大有效位(Most?Significant?Bit，MSB)或最小有效位(Least?Significant?Bit，LSB)來完成的。這樣可控制多路復(fù)用器90以在第一及第二指令解碼及邏輯控制器100及110做出選擇。

在這種傳統(tǒng)的裝置中，指令組的類別是實(shí)時(shí)(Real?time)決定的。也就是說，兩個(gè)指令集可以混在一起，程序設(shè)計(jì)者可以在程序中任意決定要使用何種指令集，而不需要分別處理。然而，在硬件的設(shè)計(jì)上，傳統(tǒng)裝置卻是需要兩個(gè)解碼器及邏輯控制器不停的解碼與耗電。因此，這樣的設(shè)計(jì)會(huì)造成處理器核10更多功率的消耗與需要更長的處理周期(Cycle)。這樣將無法被目前追求的低功率與高震蕩頻率的趨勢所接受。

另一個(gè)是設(shè)計(jì)成可以執(zhí)行兩個(gè)不同指令組的傳統(tǒng)數(shù)據(jù)處理裝置，其披露在名稱為“Multiple?instruetion?set?mapping”的美國第5,568,646號(hào)專利中。而其所披露的架構(gòu)不需要控制器，以控制使用哪一個(gè)解碼器對目前的程序指令作解碼。也就是說，并不需要設(shè)定或是重新設(shè)定在程序計(jì)數(shù)器中的最大有效位(MSB)或是最小有效位(LSB)。

在一般的流水線式處理器(Pipeline?processor)中，對于數(shù)據(jù)處理分為包括三個(gè)階段，其一為取數(shù)階段(Fetching?Stage)、一為解碼階段(Decoding?Stage)、另一為執(zhí)行階段(Executing?stage)。在此專利中所披露的設(shè)計(jì)，系利用數(shù)據(jù)處理時(shí)的解碼階段。在一解碼時(shí)鐘脈沖中執(zhí)行包括映射(Mapping)與產(chǎn)生控制信號(hào)(Decode)等兩個(gè)步驟。不同的指令組指令系首先映射為一主要程序組指令，接著再根據(jù)此主要程序組指令解碼產(chǎn)生控制訊號(hào)，以便控制處理器核執(zhí)行此主要程序組指令。

然而，由于在解碼階段需要作映射的操作，將會(huì)大大的增加在解碼階段的周期時(shí)間(Cycle?Time)。也就是，將很難進(jìn)行高頻率的設(shè)計(jì)。除此之外，其功率消耗也將會(huì)嚴(yán)重地增加。同樣地，這種的硬件設(shè)計(jì)方式也將無法符合低功率和高頻率趨勢的需求。