[發(fā)明專(zhuān)利]微控制器雙端口RAM操作中沖突檢測(cè)的裝置和方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 01101581.0
• 申請(qǐng)日: 2001-01-18
• 公開(kāi)（公告）號(hào): CN1319806A
• 公開(kāi)（公告）日: 2001-10-31
• 發(fā)明（設(shè)計(jì)）人: 西奧多·J·迪佩納爾;斯蒂芬納斯·P·杜文哈格;邁克爾·S·派斯卡
• 申請(qǐng)（專(zhuān)利權(quán)）人: 密克羅奇普技術(shù)公司
• 主分類(lèi)號(hào): G06F13/14
• 分類(lèi)號(hào): G06F13/14
• 代理公司: 柳沈知識(shí)產(chǎn)權(quán)律師事務(wù)所
• 代理人: 馬瑩

本發(fā)明一般涉及存儲(chǔ)器存儲(chǔ)結(jié)構(gòu)，更具體地，涉及對(duì)雙端口RAM操作的沖突檢測(cè)。

雙端口存儲(chǔ)器用于在兩個(gè)數(shù)據(jù)源如微控制器和外設(shè)數(shù)據(jù)源間執(zhí)行共享存儲(chǔ)空間。因?yàn)閺碾p端口存儲(chǔ)器中讀回的數(shù)據(jù)不改變它的內(nèi)容，所以同時(shí)讀處理不產(chǎn)生問(wèn)題而同時(shí)寫(xiě)入處理卻會(huì)產(chǎn)生問(wèn)題。更特別地，因?yàn)閿?shù)據(jù)能在任何時(shí)間被傳遞到任何地址的存儲(chǔ)器中，因而對(duì)同一地址同時(shí)寫(xiě)入操作可能將內(nèi)容改變成為一個(gè)不確定的值。發(fā)生的這種情況就稱(chēng)為“寫(xiě)入沖突”。

寫(xiě)入沖突問(wèn)題已經(jīng)通過(guò)防止沖突發(fā)生的約束確定如確定重緩沖結(jié)構(gòu)或通過(guò)總線(xiàn)仲裁的時(shí)分復(fù)用得到解決。這種仲裁通常是寫(xiě)入要求和授權(quán)協(xié)議的形式，授權(quán)協(xié)議暫停從處理直到主處理放棄對(duì)該地址的訪問(wèn)并將一授權(quán)返回到從處理。在這種總線(xiàn)仲裁結(jié)構(gòu)中，共享存取是按時(shí)間計(jì)劃的，當(dāng)主處理沒(méi)有及時(shí)授權(quán)總線(xiàn)讓從處理向其內(nèi)寫(xiě)入數(shù)據(jù)時(shí)給出錯(cuò)誤指示。另一個(gè)仲裁的通用形式是將寫(xiě)入存取分時(shí)，這樣就不會(huì)有兩個(gè)裝置能夠同時(shí)寫(xiě)入任何一個(gè)地址。這種分時(shí)仲裁設(shè)計(jì)要求以一預(yù)定的方式定時(shí)以防止同時(shí)寫(xiě)入的出現(xiàn)。

這些關(guān)于寫(xiě)入沖突問(wèn)題的解決方法引入了一個(gè)對(duì)存儲(chǔ)器的任何位置的存儲(chǔ)器寫(xiě)入處理的不可預(yù)知的時(shí)間延遲。任何一個(gè)預(yù)定時(shí)間的仲裁涉及一個(gè)時(shí)間處罰，以及仲裁硬件設(shè)計(jì)的復(fù)雜性。所以，現(xiàn)在需要的是可以排除或減輕這些問(wèn)題的存儲(chǔ)器存儲(chǔ)結(jié)構(gòu)。

同時(shí)寫(xiě)入處理發(fā)生在允許微控制器和外設(shè)都對(duì)雙端口RAM(“DPR”)執(zhí)行讀出和寫(xiě)入的操作的情況。如果微控制器和外設(shè)都訪問(wèn)DPR的相同地址，則微控制器的存取被禁止而外設(shè)的存取繼續(xù)。如果微控制器被中斷，可以采取諸如對(duì)作為錯(cuò)誤的存取操作計(jì)數(shù)或重試該存取之類(lèi)的合適的動(dòng)作。

在本發(fā)明的實(shí)施例中，通過(guò)微控制器數(shù)據(jù)總線(xiàn)和微控制器地址總線(xiàn)將微控制器耦合到雙端口RAM。通過(guò)外設(shè)數(shù)據(jù)總線(xiàn)和外設(shè)地址總線(xiàn)將外設(shè)耦合到雙端口RAM。地址比較器有輸入端口，輸入端口耦合到微控制器寫(xiě)入信號(hào)、微控制器地址總線(xiàn)、和外設(shè)地址總線(xiàn)。地址比較器具有在耦合到微控制器中斷口的控制總線(xiàn)上產(chǎn)生中斷信號(hào)的功能。在微控制器和雙端口RAM之間插入的是邏輯功能單元，邏輯功能單元可以由例如電路或軟件實(shí)現(xiàn)。邏輯功能單元的輸出端耦合到雙端口RAM。中斷信號(hào)是至少部分根據(jù)微控制器地址總線(xiàn)的第一地址和外設(shè)地址總線(xiàn)的第二地址的比較，以及微控制器和外設(shè)是否同時(shí)訪問(wèn)雙端口RAM而產(chǎn)生的。

通過(guò)下面結(jié)合示例性地說(shuō)明本發(fā)明的特點(diǎn)，從對(duì)附圖進(jìn)行的詳細(xì)描述中，本發(fā)明的其他方面和優(yōu)點(diǎn)將會(huì)變得更加清楚。

圖1示出了一個(gè)根據(jù)本發(fā)明原理的存儲(chǔ)器存儲(chǔ)結(jié)構(gòu)的例子。

如圖1所示，為了說(shuō)明的目的，微控制器10和外設(shè)14共享通用的雙端口存儲(chǔ)器12。微控制器和外設(shè)的對(duì)同一地址同時(shí)存取，例如寫(xiě)入操作，會(huì)產(chǎn)生寫(xiě)入沖突錯(cuò)誤或中斷微控制器但允許外設(shè)繼續(xù)執(zhí)行存取操作的中斷信號(hào)。

對(duì)于微控制器10和外設(shè)14的數(shù)據(jù)流是流入雙端口RAM(“DPR”)12和從雙端口RAM中流出的。微控制器10和外設(shè)14每個(gè)都有地址總線(xiàn)和數(shù)據(jù)總線(xiàn)使從DPR12兩側(cè)都可以隨機(jī)存取。微控制器10具有內(nèi)置中斷能力。如果發(fā)生了通過(guò)微控制器10和外設(shè)14在同一地址的同時(shí)存取(例如，寫(xiě)入)操作，則通過(guò)線(xiàn)16上的中斷信號(hào)中斷微控制器，這樣只有外設(shè)被允許訪問(wèn)DPR12中的該地址。接著微控制器10可以進(jìn)行合適的動(dòng)作。

根據(jù)圖1所示的實(shí)施例，微控制器10通過(guò)微控制器數(shù)據(jù)總線(xiàn)18和微控制器地址總線(xiàn)20和DPR12的第一數(shù)據(jù)端口相連。微控制器10在微控制器數(shù)據(jù)總線(xiàn)18上對(duì)DPR12進(jìn)行存取。邏輯功能單元22插入在微控制器10和DPR12之間。邏輯功能單元22的輸出連接到DPR12的第一數(shù)據(jù)端口。

外設(shè)14通過(guò)外設(shè)數(shù)據(jù)總線(xiàn)30和外設(shè)地址總線(xiàn)32連接到DPR12的第二數(shù)據(jù)端口。外設(shè)14通過(guò)外設(shè)數(shù)據(jù)總線(xiàn)30訪問(wèn)DPR12。

地址比較器36有四個(gè)輸入端口。地址比較器36的這四個(gè)輸入端口耦合到微控制器寫(xiě)入信號(hào)、微控制器地址總線(xiàn)20、外設(shè)寫(xiě)入信號(hào)、和外設(shè)地址總線(xiàn)32。地址比較器36在線(xiàn)16上產(chǎn)生沖突錯(cuò)誤信號(hào)。沖突錯(cuò)誤信號(hào)的產(chǎn)生是基于(a)微控制器地址總線(xiàn)20的第一地址和外設(shè)地址總線(xiàn)32的第二地址的比較，以及(b)微控制器10和外設(shè)14是否是同時(shí)存取DPR12(例如，寫(xiě)入到)。