[發明專利]避免傳輸錯誤的信號傳輸裝置與方法

無效

• 申請號: 01100888.1
• 申請日: 2001-01-21
• 公開（公告）號: CN1367585A
• 公開（公告）日: 2002-09-04
• 發明（設計）人: 林鴻明;白宏達
• 申請（專利權）人: 矽統科技股份有限公司
• 主分類號: H04B3/02
• 分類號: H04B3/02
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 壽寧,顧紅霞

本發明涉及一種避免傳輸錯誤的信號傳輸裝置與方法，特別是涉及一種應用于一n位元并列數位信號傳輸的避免傳輸錯誤的信號傳輸裝置與方法。

在集成電路(Integrated?Circuit，IC)晶片與集成電路晶片之間，必然進行著大量資料信號的傳輸，而在傳輸速度日益增加之際，晶片與晶片間的傳輸線(transmission?line)特性便嚴重地影響了其間信號傳輸的正確率。以電腦系統為例，中央處理單元(CPU)11通過核心邏輯電路(core?logic)12頻繁地于動態隨機存取存儲器電路(DRAM)13中存取數位資料(見圖1所示之方塊示意圖)，因此，用以代表數位資料的雙電壓準位信號便于中央處理單元11與核心邏輯電路12間的傳輸線(transmission?line)以及核心邏輯電路12與動態隨機存取存儲器電路13間的傳輸線(transmission?line)快速地進行傳輸，而由于過長傳輸線的等效電容值相當高，因此當雙電壓準位信號由準位0拉上準位1時，是需要耗費相當大的電流量Id(見圖2(a)所示的等效電路示意圖)，反之，當雙電壓準位信號由準位1拉下準位0時，同樣需要耗費相當大的電流量Is(見圖2(b)所示的等效電路示意圖)。

于是，當核心邏輯電路12與動態隨機存取存儲器電路13間是以同時傳輸多個位元的并列式信號方式進行傳輸時，極有可能發生同時有多個位元產生由準位0拉上準位1或由準位1拉下準位0的狀況，如此將造成輸出電路必須耗費相當大的電流量方能完成該一電壓準位變化，因此極易導致整體系統因耗電過劇而產生系統不穩甚至資料傳輸產生錯誤，以8位元并列式數位信號為例，當兩筆相鄰的輸出資料分別為00000000與11111111時，如圖2(a)所示的電流量Id將因過大而使輸出電壓V低于準位1的電壓甚或低于準位1的門檻電壓，進而使得資料傳輸產生錯誤。或是當兩筆相鄰的輸出資料分別為11111111與00000000時，如圖2(b)所示的電流量Is亦將因過大而使輸出電壓V高于準位0的電壓甚或高于準位0的門檻電壓，亦使得資料傳輸產生錯誤。

本發明的主要目的在于提供一種避免傳輸錯誤的信號傳輸裝置與方法，使其可以克服上述現有技術存在的傳輸錯誤的信號缺陷。

本發明的目的是由以下技術方案實現的。依據本發明提出的一種避免傳輸錯誤的信號傳輸裝置，適用于一n位元并列數位信號的傳輸，本信號傳輸裝置包括：

一變化值偵測器，于接收該n位元并列數位信號中連續發生的一第一筆n位元數位資料與一第二筆n位元數位資料后進行一第一運算處理，進而得致代表n位元中發生準位變化的位元數的一變化值，并于該變化值大于一門檻值時發出一指標信號；

一編碼器，電連接于該變化值偵測器，于接收該指標信號與該第二筆n位元數位資料后進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數位資料，使得該第一筆n位元數位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及

一解碼器，電連接于該變化值偵測器與該編碼器，于接收該指標信號與該重新編碼的第二筆n位元數位資料后進行一第三運算處理，進而得回該第二筆n位元數位資料。

一種避免傳輸錯誤的信號傳輸方法，適用于一n位元并列數位信號的傳輸，本信號傳輸方法包括下列步驟：

對于該n位元并列數位信號中連續發生的一第一筆n位元數位資料與一第二筆n位元數位資料進行一第一運算處理，進而得致代表n位元中發生準位變化的位元數的一變化值；

于該變化值大于一門檻值時發出一指標信號并對該第二筆n位元數位資料進行一第二運算處理，進而得致一重新編碼的第二筆n位元數位資料，使得該第一筆n位元數位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及

因應該指標信號而對該重新編碼的第二筆n位元數位資料進行一第三運算處理，進而得回該第二筆n位元數位資料。

一種避免傳輸錯誤的信號傳輸裝置，適用于一n位元并列數位信號的傳輸，其特征在于本信號傳輸裝置包括：

一變化值偵測器，于接收該n位元并列數位信號中連續發生的一第一筆n位元數位資料與一第二筆n位元數位資料后進行一第一運算處理，進而得致代表n位元中發生準位變化的位元數的一變化值，并于該變化值大于一門檻值時發出一指標信號；

一編碼器，電連接于該變化值偵測器，因應該指標信號而對該第二筆n位元數位資料進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數位資料，使得該第一筆n位元數位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及