[發明專利]半導體及其制造方法

有效

• 申請號: 00808934.5
• 申請日: 2000-06-21
• 公開（公告）號: CN1355934A
• 公開（公告）日: 2002-06-26
• 發明（設計）人: H·舍丁;A·舍德貝里
• 申請（專利權）人: 艾利森電話股份有限公司
• 主分類號: H01L21/76
• 分類號: H01L21/76;H01L29/70
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 王岳,張志醒

技術領域

本發明涉及半導體元件，特別涉及用于這種元件的隔離技術。

背景

為了實現芯片上的集成電路(IC)元件的隔離，目前存在兩種主要的方法：結隔離和絕緣體上的硅(SOI)。

在結隔離技術中，從元件到周圍的隔離區和到襯底施加反向電壓。通常襯底與隔離區是相連的。這種技術有幾個缺點，例如到襯底的漏電流，和寄生晶體管的形成。并且，元件的電壓越高，外延層的厚度必定更厚。因為隔離區必須延伸穿過整個外延層，對于高電壓元件，隔離區同樣也變寬，使得整個元件不必要地增大。

在SOI技術中，元件放置在絕緣氧化層上并借助溝道彼此隔離。與結隔離技術相比，這些減小元件的尺寸到50％，有時甚至更多。主要的缺點是作為起始材料的SOI基片的價格和由氧化層產生熱絕緣。熱絕緣導致元件升溫，這種升溫可能影響元件的壽命，并且在熱失控時存在元件被損壞的風險。

第三種方法是對體硅應用隔離溝道，在低壓應用中使用這種方法以節省空間或增強元件的頻率特性。溝道壁通常用絕緣體例如氧化物覆蓋，并且溝道的其余部分用多晶硅填滿。

對于這種高壓元件傾向于非常低的擊穿電壓。

發明目的

本發明的目的是增強在體硅上使用溝道的高壓半導體元件的性能。

發明概要

本發明的這些目的是通過一種半導體元件來實現的，該半導體元件包括襯底層上的高摻雜層并被從元件表面延伸穿過高摻雜層的至少一個溝道所限定，所述元件的特征在于它包括襯底層和高摻雜層之間的子層，所述的子層用與掩埋集電極相同類型的摻雜劑摻雜，但是濃度更低。

本發明的這些目的也是通過一種半導體元件的制造方法來實現的，該元件包括襯底層上的高摻雜層，該方法包括以下步驟：

在襯底層內摻雜子集電極層，

使用與子集電極層相同類型的摻雜劑在襯底層內摻雜掩埋集電極，

在元件內形成至少一個溝道，所述的溝道從元件表面延伸到襯底層內。

另外，該方法可以包括以下步驟：

在襯底層上外延生長子層，所述的子層用與襯底層相反類型的摻雜劑輕摻雜，

在子層上外延生長高摻雜層，

在元件內刻蝕至少一個溝道，所述的溝道從元件表面延伸到襯底層內。

子層使襯底和子集電極層內的電位線分布更均勻，由此避免產生特別致密的電位線區域。因為在致密的電位線區域內的擊穿電壓低，所以避免太致密的電位線意味著增加元件的擊穿電壓。

應該注意到術語“摻雜劑類型”僅僅分別指n型或p型。實際上在高摻雜層和子層使用的摻雜劑并不是非要同一種。

優選地，高摻雜層是由輕摻雜外延層覆蓋的集電極的一部分。然后可以在外延層內形成將形成雙極型元件的區域，例如基極、集電極和發射極。用同樣的方法，采用掩埋層分別作漏極或陽極的一部分也可以形成MOS元件或二極管。如果高摻雜層處于元件表面，并且沒有覆蓋整個元件，則它可以用作橫向MOS元件的源或漏、或者可以形成二極管。

在子層使用的摻雜劑適合的最高摻雜濃度范圍在5×10¹⁵離子/cm³至10¹⁷離子/cm³之間。高摻雜區之下的子層的優選深度在2μm和10μm之間。亦即，從子層摻雜劑開始超過集電極摻雜分布的深度向下到子層和襯底層之間的pn結的距離優選在2μm和10μm之間。

根據本發明的半導體元件優選包括用與高摻雜層相反類型的摻雜劑摻雜、圍繞每個溝道的底部、但不與子集電極層相接觸的摻雜區。

引入該區以增加閾值電壓，避免由溝道兩側上的n⁺摻雜掩埋集電極層形成漏寄生MOS元件。

多晶硅應該與襯底等電位以便寄生MOS晶體管沒有漏電流流出。為此，溝道壁可以用氧化層覆蓋且溝道的內部用多晶硅填滿，多晶硅與襯底層電接觸。可以借助表面接觸、或通過溝道底部的氧化層通孔實現溝道的多晶硅和襯底層之間的電接觸。另外，溝道內的多晶硅和襯底層可以連到芯片外的同一電位上。

高摻雜層適合的摻雜劑是慢擴散摻雜劑砷或銻。

子層適合的摻雜劑是快擴散摻雜劑硼。如果使用快擴散摻雜劑，子層可以與高摻雜層同時、之前或甚至之后摻雜。

砷或銻也可以用作子層的摻雜劑。在這種情況下，子層可以在高摻雜區之前摻雜，因為用于子層的摻雜劑必須進一步擴散到襯底內。

切實可行的是將限定元件的溝道連接到限定至少一個其它元件的其他至少一個溝道。用這種方法，如果使用表面接觸以使溝道的電位接近襯底層的電位，則使用最小的接觸，所有的溝道可以保持在低電壓。