[發明專利]寫入禁止電路,使用了該電路的半導體集成電路,具有該半導體集成電路的墨水匣以及噴墨記錄裝置

無效

• 申請號: 00803466.4
• 申請日: 2000-10-04
• 公開（公告）號: CN1339162A
• 公開（公告）日: 2002-03-06
• 發明（設計）人: 高木哲男
• 申請（專利權）人: 精工愛普生株式會社
• 主分類號: G11C17/00
• 分類號: G11C17/00;B41J2/175
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 劉宗杰,葉愷東

技術領域

本發明涉及內部安裝了非易失性存儲器的半導體集成電路中所使用的寫入禁止電路，具有該半導體集成電路的墨水匣以及安裝了該墨水匣的噴墨記錄裝置。

背景技術

在半導體集成電路內部安裝的非易失性存儲器中寫入所希望的數據時，在由于某種原因電源電壓降低的情況下，有時將進行誤寫入。為了防止這樣的誤寫入，有時在半導體集成電路內設置寫入禁止電路。

第13圖是示出在半導體集成電路內部安裝的寫入禁止電路一例的框圖。該圖中，寫入禁止電路100構成為包括電阻陣列101，運算放大器102，偏置電路103，邏輯門104，基準電壓源105。

電阻陣列101由串聯連接的電阻R1以及R2構成。電阻R1的一端連接高電位電源VDD。電阻R2的另一端連接低電位電源VSS。而且，通過把電阻R1以及電阻R2的連接點連接在晶體管Q2的柵極上，在晶體管Q2的柵極上加入根據電阻R1與電阻R2的電阻比分壓了的電壓。

運算放大器102通過把串聯連接的晶體管Q1、Q2與晶體管Q3、Q4相互并聯連接而構成。晶體管Q1以及Q3的柵極之間共同連接的同時，連接到晶體管Q1以及晶體管Q2的連接點上。而且，晶體管Q3以及晶體管Q4的連接點作為輸出端連接下一級晶體管Q6的柵極。另外，在晶體管Q4的柵極上從基準電壓源105加入基準電壓Vref。

偏置電路103設置在運算放大器102的低電位側連接端(晶體管Q2與Q4的連接點)與低電位電源VSS之間，由在柵極上加入預定電位的電源電壓Vref的晶體管Q5，與晶體管Q5的反向柵極共同連接的晶體管Q7構成。

邏輯門104由或門G11構成。或門G11在其一個輸入端輸入寫入請求信號WR的反相信號。與此同時，或門G11的另一個輸入端連接晶體管Q6和晶體管Q7的連接點，因此輸入其連接點的電位，輸出這些輸入的邏輯和的反相信號。

在以上的結構中，當高電位電源VDD的電壓值比基準電壓源105的基準電壓Vref充分高時，運算放大器102的輸出成為“L”，晶體管Q6成為關斷狀態。于是，在或門G11的另一個輸入端中加入“L”，寫入請求信號WR直接作為寫入控制信號WRITE輸出。

另一方面，當高電位電源VDD的電壓值由于某種原因下降，由電阻陣列101分壓的加入到晶體管Q2的電壓低于基準電壓源105的基準電壓Vref時，運算放大器102輸出成為“H”，晶體管Q6成為導通狀態。

于是，由于在或門G11的另一個輸入端加入“H”，因此無論寫入請求信號WR是“H”還是“L”，寫入控制信號WRITE都成為“L”。即，在電源電壓降低了的情況下，由于不能夠進行基于寫入請求信號WR的寫入，因此能夠防止誤寫入。

該寫入禁止電路100由于使用運算放大器102，因此檢測精度比較高。但是其反面，在寫入禁止電路100中具有以下的缺點。即，在寫入禁止電路100中，除去運算放大器102以外，需要設置電阻陣列101，偏置電路103，邏輯門104，基準電壓源105。這些電路中，特別是由于電阻陣列101、邏輯門104、基準電壓源105電路規模大，如果把它們搭載到半導體集成電路中，則存在增大芯片面積的缺點。

另外，為了使寫入禁止電路100進行動作，必須通過偏置電路103在運算放大器102中長時流過電流。因此，存在著動作電流增大，功耗增大的同時，增大發熱量的缺點。

本發明是為解決以往技術的缺點而產生的，其目的在于提供抑制芯片面積的同時，減少了功耗的寫入禁止電路，使用了該寫入禁止電路的半導體集成電路，具有該半導體集成電路的墨水匣以及噴墨記錄裝置。

發明的公開

本發明的禁止電路是把數據寫入請求信號作為輸入，通過輸出的寫入控制信號禁止上述數據的寫入的寫入禁止電路，其特征在于包括電流鏡電路，該電流鏡電路由包括成為基準電流源的耗盡型晶體管的多個晶體管在高電位電源與低電位電源之間串聯連接構成的第1晶體管列與多個晶體管串聯連接在上述高電位電源與上述低電位電源之間，并且流過對應于上述數據寫入請求信號的電流的第2晶體管列并聯連接構成，導出基于上述基準電流源的基準電流與對應于上述輸入信號的電流的比較結果的輸出，在上述高電位電源的電壓降低時導出對應于基于上述基準電流源的電流的輸出。上述第2晶體管列由連接在上述高電位電源并且根據上述數據寫入請求信號成為導通狀態的第1晶體管，使得與經過該第1晶體管流過的電流相等的電流流過上述第1晶體管列的第2晶體管，與上述第1晶體管同時成為導通狀態并且形成向上述低電位電源的電流路徑的第3晶體管串聯連接構成，