[發(fā)明專利]對自動(dòng)測試設(shè)備內(nèi)參數(shù)測量單元監(jiān)測和控制的結(jié)構(gòu)

無效

• 申請?zhí)枺?/td>: 00803425.7
• 申請日: 2000-02-03
• 公開（公告）號(hào): CN1339111A
• 公開（公告）日: 2002-03-06
• 發(fā)明（設(shè)計(jì)）人: 歐內(nèi)斯特P·沃克;羅納德A·薩特斯奇夫;小阿倫M·瑞安;埃里克D·布洛姆
• 申請（專利權(quán)）人: 泰拉丁公司
• 主分類號(hào): G01R31/319
• 分類號(hào): G01R31/319
• 代理公司: 中原信達(dá)知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 方挺,余朦

1.一種適合用于自動(dòng)測試系統(tǒng)的半導(dǎo)體芯片，該半導(dǎo)體芯片包括：

調(diào)制電路，具有控制輸入和與半導(dǎo)體芯片的輸出焊盤相連的輸出，該調(diào)制電路在其輸出端產(chǎn)生后續(xù)被轉(zhuǎn)換為第一DC電平的數(shù)字比特流，數(shù)字比特流表示調(diào)制電路的控制輸入端的值；以及

可編程數(shù)字信號(hào)處理裝置，用于對第一DC電平進(jìn)行監(jiān)測和控制，數(shù)字信號(hào)處理裝置包括與半導(dǎo)體芯片的輸入焊盤相連的模數(shù)通道，模數(shù)通道用于將施加到輸入焊盤的第二DC電平轉(zhuǎn)換為數(shù)字?jǐn)?shù)據(jù)，第二DC電平與第一DC電平成正比，

其中對數(shù)字信號(hào)處理裝置進(jìn)行編程，以確定數(shù)字?jǐn)?shù)據(jù)與存儲(chǔ)在存儲(chǔ)器內(nèi)的理想數(shù)據(jù)之間的偏差，并對調(diào)制電路的控制輸入端的值進(jìn)行控制，將此偏差減小到最小。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，

其中利用CMOS技術(shù)實(shí)現(xiàn)此芯片。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，

該半導(dǎo)體芯片進(jìn)一步包括多個(gè)定時(shí)發(fā)生器電路，各定時(shí)發(fā)生器電路具有控制輸入端和輸出端，輸出端在根據(jù)控制輸入端的值確定的時(shí)間具有信號(hào)，并且

其中將定時(shí)發(fā)生器電路的輸出端連接到半導(dǎo)體芯片的輸出焊盤。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，

其中所述調(diào)制電路為數(shù)字∑-Δ調(diào)制器。

5.一種包括根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片的自動(dòng)測試系統(tǒng)，該自動(dòng)測試系統(tǒng)進(jìn)一步包括第二半導(dǎo)體芯片，該第二半導(dǎo)體芯片包括：

在其上形成的參數(shù)測量單元，該參數(shù)測量單元具有多個(gè)基準(zhǔn)輸入端和與權(quán)利要求1所述的半導(dǎo)體芯片的輸入焊盤相連用于施加第二DC電平的輸出端；以及

轉(zhuǎn)換電路，具有與根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片的輸出焊盤相連的數(shù)字輸入端和與參數(shù)測量單元的基準(zhǔn)輸入端相連的模擬輸出端。

6.根據(jù)權(quán)利要求5所述的自動(dòng)測試系統(tǒng)，

其中采用CMOS技術(shù)實(shí)現(xiàn)根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，采用雙極型技術(shù)實(shí)現(xiàn)第二半導(dǎo)體芯片。

7.一種運(yùn)行自動(dòng)測試設(shè)備的方法，這種類型的自動(dòng)參數(shù)設(shè)備具有在第一集成電路上實(shí)現(xiàn)的可編程數(shù)字信號(hào)處理裝置和在第二集成電路上實(shí)現(xiàn)的參數(shù)測量電路系統(tǒng)，該方法包括步驟：

(a)利用在所述第一集成電路上實(shí)現(xiàn)的電路裝置產(chǎn)生驅(qū)動(dòng)數(shù)據(jù)；

(b)將驅(qū)動(dòng)數(shù)據(jù)傳送到所述第二集成電路；

(c)利用參數(shù)測量電路系統(tǒng)產(chǎn)生與驅(qū)動(dòng)數(shù)據(jù)成正比的DC電平；

(d)將DC電平送到第一集成電路；

(e)利用數(shù)字信號(hào)處理裝置確定產(chǎn)生的DC電平與要求的DC電平之間的偏差；以及

(f)如果在步驟(e)確定存在偏差，則利用數(shù)字信號(hào)處理裝置調(diào)節(jié)驅(qū)動(dòng)數(shù)據(jù)以將偏差減小到最小。

8.根據(jù)權(quán)利要求7所述的方法，

其中采用CMOS技術(shù)實(shí)現(xiàn)所述第一集成電路而采用雙極型技術(shù)實(shí)現(xiàn)所述第二集成電路。

9.根據(jù)權(quán)利要求7所述的方法，

其中產(chǎn)生驅(qū)動(dòng)數(shù)據(jù)的步驟包括產(chǎn)生串行比特流。

10.根據(jù)權(quán)利要求9所述的方法，

其中傳送驅(qū)動(dòng)數(shù)據(jù)的步驟包括通過所述第一集成電路的單個(gè)插腳傳送串行比特流。

11.根據(jù)權(quán)利要求10所述的方法，

該方法進(jìn)一步包括步驟

利用所述第二集成電路上的電路裝置將串行比特流分離為多個(gè)分離比特流，以及

將分離的比特流傳送到參數(shù)測量電路系統(tǒng)。

12.根據(jù)權(quán)利要求10所述的方法，

其中傳送串行比特流的步驟包括利用多個(gè)數(shù)字∑-Δ調(diào)制器產(chǎn)生多個(gè)比特流的步驟，各比特流代表一個(gè)基準(zhǔn)電平，并復(fù)用多個(gè)比特流以產(chǎn)生單個(gè)比特流。

13.一種利用權(quán)利要求7所述的方法制造半導(dǎo)體芯片的制造過程，該制造過程包括步驟：

(a)提供在其上具有多個(gè)芯片的晶片；

(b)利用根據(jù)權(quán)利要求7所述的方法運(yùn)行的測試系統(tǒng)測試各芯片以識(shí)別有效芯片；

(c)封裝有效芯片。