[發明專利]圖像處理電路

無效

• 申請號: 00802816.8
• 申請日: 2000-04-20
• 公開（公告）號: CN1337122A
• 公開（公告）日: 2002-02-20
• 發明（設計）人: 小柳裕喜生;寅市和男
• 申請（專利權）人: 新瀉精密株式會社;株式會社流暢研究所
• 主分類號: H04N7/01
• 分類號: H04N7/01
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 陳霽,葉愷東

1.一種圖像處理電路，其中，通過進行基于在水平方向上和垂直方向上有規則地配置的各像素的像素值的內插處理，將水平方向和垂直方向的各自的像素數大致變換為2倍，其特征在于，具備：

像素值抽出裝置，對于水平方向和垂直方向的每一個方向抽出3個像素、合計抽出9個像素的像素值；以及

像素值運算裝置，根據從上述像素值抽出裝置輸出的上述9個像素的像素值，對4個新生成的像素的像素值進行運算，該4個新生成的像素處于連結在上述9個像素的中央配置的中心像素與在該中心像素的傾斜方向上配置的4個周邊像素的每一個的直線上，與從上述中心像素到4個周邊像素的每一個的距離的4分之1的位置相對應。

2.一種圖像處理電路，其中，將與輸入信號對應的掃描線的數目和掃描線方向的像素數大致變換為2倍，其特征在于，具備：

像素值抽出裝置，以與上述掃描線的掃描方向對應的規定的順序輸入了上述掃描線中包含的像素的像素值，對于沿上述掃描線的水平方向和鄰接的上述掃描線并排的垂直方向的每一個方向，從構成鄰接的3條上述掃描線的多個像素的像素值中抽出3個像素、合計抽出9個像素的像素值；

像素值運算裝置，根據從上述像素值抽出裝置抽出的上述9個像素的像素值，對4個新生成的像素的像素值進行運算，該4個新生成的像素處于連結在上述9個像素的中央配置的中心像素與在該中心像素的傾斜方向上配置的4個周邊像素的每一個的直線上，與從上述中心像素到4個周邊像素的每一個的距離的4分之1的位置相對應；以及

像素值輸出裝置，使由上述像素值運算裝置算出的多個上述生成像素與對應于上述輸入信號的1條掃描線相對應，沿水平方向配置成二列，以列單位順序地輸出與各自的列對應的上述生成像素的像素值。

3.如權利要求2中所述的圖像處理電路，其特征在于：

上述像素值抽出裝置并行地輸出以規定的時序輸入的第1像素的像素值、相對于上述第1像素的輸出時序延遲了1個像素部分的第2像素的像素值、相對于上述第1像素的輸出時序延遲了2個像素部分的第3像素的像素值、相對于上述第1像素的輸出時序延遲了1條掃描線部分的第4像素的像素值、相對于上述第2像素的輸出時序延遲了1條掃描線部分的第5像素的像素值、相對于上述第3像素的輸出時序延遲了1條掃描線部分的第6像素的像素值、相對于上述第1像素的輸出時序延遲了2條掃描線部分的第7像素的像素值、相對于上述第2像素的輸出時序延遲了2條掃描線部分的第8像素的像素值和相對于上述第3像素的輸出時序延遲了2條掃描線部分的第9像素的像素值。

4.如權利要求2中所述的圖像處理電路，其特征在于：

上述像素值運算裝置在按照掃描順序將包含上述中心像素的上述9個像素的像素值設為a、b、c、d、e、f、g、h、i，將N設為3以上的整數時，將在上述中心像素的周邊新生成的4個上述生成像素的像素值A1、A2、A3、A4設定為：

A1＝{Ne＋(a＋b＋d)－(c＋f＋g＋h＋i)}/(N－2)，

A2＝{Ne＋(b＋c＋f)－(a＋d＋g＋h＋i)}/(N－2)，

A3＝{Ne＋(d＋g＋h)－(a＋b＋c＋f＋i)}/(N－2)，

A4＝{Ne＋(f＋h＋i)－(a＋b＋c＋d＋g)}/(N－2)。

5.如權利要求4中所述的圖像處理電路，其特征在于：

通過將上述N的值定為10，將上述像素值A1、A2、A3、A4設定為：

A1＝{10e＋(a＋b＋d)－(c＋f＋g＋h＋i)}/8，

A2＝{10e＋(b＋c＋f)－(a＋d＋g＋h＋i)}/8，

A3＝{10e＋(d＋g＋h)－(a＋b＋c＋f＋i)}/8，

A4＝{10e＋(f＋h＋i)－(a＋b＋c＋d＋g)}/8。