[發(fā)明專利]處理器

無效

• 申請(qǐng)?zhí)枺?/td>: 00800582.6
• 申請(qǐng)日: 2000-04-18
• 公開（公告）號(hào): CN1300395A
• 公開（公告）日: 2001-06-20
• 發(fā)明（設(shè)計(jì)）人: 惣門淳二;荒蒔義孝
• 申請(qǐng)（專利權(quán)）人: 松下電器產(chǎn)業(yè)株式會(huì)社
• 主分類號(hào): G06F12/16
• 分類號(hào): G06F12/16
• 代理公司: 柳沈知識(shí)產(chǎn)權(quán)律師事務(wù)所
• 代理人: 宋軍

技術(shù)領(lǐng)域

本發(fā)明涉及處理器，特別涉及能夠在起動(dòng)時(shí)加載指令代碼或數(shù)據(jù)代碼的處理器。

背景技術(shù)

以往，作為處理器，有日本特開平8-320834號(hào)公報(bào)、特公平6-1445號(hào)公報(bào)、及特公平7-85226號(hào)公報(bào)中記載的處理器。

近年來，由于處理器的處理速度驚人地提高，外接存儲(chǔ)器的周期時(shí)間變得趕不上處理器的周期時(shí)間。因此，在起動(dòng)時(shí)執(zhí)行初始加載(從存儲(chǔ)程序等的外部存儲(chǔ)裝置向內(nèi)置存儲(chǔ)器傳送數(shù)據(jù)的處理)的處理器激增。

圖1是現(xiàn)有進(jìn)行初始加載的處理器的結(jié)構(gòu)方框圖。該圖1所示的處理器10包括：作為初始加載對(duì)象的指令存儲(chǔ)部11、指令譯碼器/指令地址控制電路12、初始加載控制電路13、運(yùn)算部14、數(shù)據(jù)存儲(chǔ)部15、以及其他電路16。

指令存儲(chǔ)部11及指令譯碼器/指令地址控制電路12分別經(jīng)連接路徑17、18連接到指令數(shù)據(jù)總線19。指令數(shù)據(jù)總線19被連接到外部裝置(未圖示)上連接的外部總線20。

在初始加載控制電路13上連接有來自外部裝置的初始加載控制信號(hào)路徑21。從初始加載控制電路13向指令譯碼器/指令地址控制電路12輸出指示信號(hào)22。從指令譯碼器/指令地址控制電路12向指令存儲(chǔ)部11輸出指示信號(hào)23。

運(yùn)算部14、數(shù)據(jù)存儲(chǔ)部15及其他電路16分別通過連接路徑24、25、26連接到指令譯碼器/指令地址控制電路12上連接的運(yùn)算數(shù)據(jù)總線27。

從指令譯碼器/指令地址控制電路12向運(yùn)算數(shù)據(jù)總線27輸出至各模塊的控制信號(hào)28。此外，來自指令譯碼器/指令地址控制電路12的數(shù)據(jù)輸出路徑29被連接到運(yùn)算數(shù)據(jù)總線27。其他電路16通過輸入輸出路徑30連接到外部控制部。

下面說明具有上述結(jié)構(gòu)的處理器10起動(dòng)時(shí)的操作。經(jīng)路徑21輸入初始加載操縱信號(hào)的處理器10通過處理器10自身或外來操縱(スレ一ブモ一ド，從屬模式)而進(jìn)入初始加載模式。然后，處理器10在初始加載控制電路13的控制下，將來自外部裝置的數(shù)據(jù)經(jīng)外部總線20、指令數(shù)據(jù)總線19、及連接路徑17依次存儲(chǔ)到指令存儲(chǔ)部11。在該初始加載操作后，處理器10與通常的處理器同樣按照指令代碼進(jìn)行操作。

作為其他處理器，有的包括用于在初始加載操作的最后確認(rèn)是否能夠正常加載的部件。它沿與數(shù)據(jù)存儲(chǔ)相反的路徑向外部裝置依次輸出數(shù)據(jù)，通過由外部裝置進(jìn)行對(duì)比來進(jìn)行錯(cuò)誤檢測(cè)。

然而，在現(xiàn)有處理器中，采用只在起動(dòng)時(shí)進(jìn)行錯(cuò)誤檢測(cè)的結(jié)構(gòu)，所以在處理器10工作中指令存儲(chǔ)部11的存儲(chǔ)內(nèi)容被改寫為未預(yù)料到的數(shù)據(jù)這樣的事態(tài)發(fā)生的情況下，具有其檢測(cè)非常困難這一問題。

發(fā)明概述

本發(fā)明的目的在于提供一種處理器，能夠在工作時(shí)用軟件處理在必要時(shí)隨時(shí)容易進(jìn)行在起動(dòng)時(shí)從外部裝置加載的數(shù)據(jù)的保持驗(yàn)證，容易進(jìn)行錯(cuò)誤地點(diǎn)的鑒別。

該目的是如下實(shí)現(xiàn)的：設(shè)有能夠進(jìn)行校驗(yàn)和(チエックサム)運(yùn)算的指令代碼、校驗(yàn)和運(yùn)算電路、及數(shù)據(jù)路徑，利用處理器運(yùn)行中的空閑時(shí)間，用自我軟件處理來進(jìn)行在起動(dòng)時(shí)加載的數(shù)據(jù)的保持驗(yàn)證。換言之，該目的是如下實(shí)現(xiàn)的：存儲(chǔ)能夠進(jìn)行校驗(yàn)和運(yùn)算的指令代碼，對(duì)在起動(dòng)時(shí)從外部裝置加載的數(shù)據(jù)，按照存儲(chǔ)的指令代碼進(jìn)行校驗(yàn)和運(yùn)算。

附圖的簡(jiǎn)單說明

圖1是現(xiàn)有處理器的結(jié)構(gòu)方框圖；

圖2是本發(fā)明實(shí)施例1的處理器的結(jié)構(gòu)方框圖；

圖3是上述實(shí)施例1的處理器的校驗(yàn)和運(yùn)算電路的結(jié)構(gòu)方框圖；

圖4是上述實(shí)施例1的處理器所用的校驗(yàn)和運(yùn)算程序的一例圖；

圖5是本發(fā)明實(shí)施例2的處理器的結(jié)構(gòu)方框圖；

圖6是上述實(shí)施例2的處理器所用的校驗(yàn)和運(yùn)算程序的一例圖；

圖7是本發(fā)明實(shí)施例3的處理器的結(jié)構(gòu)方框圖；

圖8是本發(fā)明實(shí)施例4的處理器中指令譯碼器/指令地址控制電路的結(jié)構(gòu)方框圖；

圖9是上述實(shí)施例4的處理器所用的校驗(yàn)和運(yùn)算程序的一例圖；

圖10是上述實(shí)施例4的處理器中通過二維校驗(yàn)和運(yùn)算來鑒別錯(cuò)誤地點(diǎn)的例圖；

圖11是本發(fā)明實(shí)施例5的處理器中初始加載數(shù)據(jù)映射的一部分的結(jié)構(gòu)圖；

圖12是上述實(shí)施例5的處理器所用的校驗(yàn)和運(yùn)算程序的一例圖；

圖13是移動(dòng)臺(tái)裝置的結(jié)構(gòu)方框圖；

圖14是將上述實(shí)施例1～5的處理器應(yīng)用于移動(dòng)臺(tái)裝置或基站裝置的情況下的電路結(jié)構(gòu)方框圖；

圖15是基站裝置的結(jié)構(gòu)方框圖。

實(shí)施發(fā)明的最好形式

以下，參照附圖來詳細(xì)說明用于實(shí)施本發(fā)明的最好形式。

(實(shí)施例1)