[發(fā)明專利]磁－電阻性存儲(chǔ)器陣列的自測試

有效

• 申請?zhí)枺?/td>: 00132356.3
• 申請日: 2000-11-03
• 公開（公告）號(hào): CN1317797A
• 公開（公告）日: 2001-10-17
• 發(fā)明（設(shè)計(jì)）人: F·A·佩爾納;K·J·埃爾德雷奇;L·特蘭
• 申請（專利權(quán)）人: 惠普公司
• 主分類號(hào): G11C7/24
• 分類號(hào): G11C7/24;G11C7/06
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 王勇,王忠忠

1．一種用于磁-電阻性存儲(chǔ)器陣列集成電路的機(jī)內(nèi)自測試系統(tǒng)，包括連接到存儲(chǔ)器陣列(102)的位線的第一電阻技術(shù)規(guī)格測試電路(108,300,400)，用于測試在該存儲(chǔ)器陣列中的每個(gè)存儲(chǔ)器單元(310,410)的電阻，以便確定其電阻是否在預(yù)定的上下限內(nèi)。

2．如權(quán)利要求1的機(jī)內(nèi)自測試系統(tǒng)，其中電阻技術(shù)規(guī)格測試電路包括隨著表示預(yù)定上下存儲(chǔ)器單元電阻技術(shù)規(guī)格極限的第一和第二預(yù)定定時(shí)信號(hào)(510,520)從每個(gè)相應(yīng)存儲(chǔ)器單元產(chǎn)生的一個(gè)信號(hào)。

3．如權(quán)利要求2的機(jī)內(nèi)自測試系統(tǒng)，其中電阻技術(shù)規(guī)格測試電路包括在該集成電路的讀出放大器電路(300,400)中，該電阻技術(shù)規(guī)格測試電路包括一個(gè)電荷匯集電路(362,420)，配置來按照通過測試中的存儲(chǔ)器單元的讀出電流匯集電荷，連接的一個(gè)閾值電路(364,422,424)從該匯集元件提供二進(jìn)制輸出，以及連接的一個(gè)轉(zhuǎn)換電路(366,480,430)，按照所說第一和第二預(yù)定定時(shí)信號(hào)提供所說二進(jìn)制輸出到讀出放大器的掃描寄存器(354,440)。

4．如權(quán)利要求1-3任一的機(jī)內(nèi)自測試系統(tǒng)，還包括第二測試電路(106,200)，連接到存儲(chǔ)器陣列(102,202)中存儲(chǔ)器單元的行，和配置來檢測在各陣列行中的短路存儲(chǔ)器單元(211)和開路行尋址線(209)。

5．如權(quán)利要求4的機(jī)內(nèi)自測試系統(tǒng)，其中第二測試電路包括同存儲(chǔ)器陣列行連接的一個(gè)布線-或電路(216,218)以提供輸入和連接來提供輸出(208)到一個(gè)行誤差標(biāo)記寄存器(222)，將記錄在該存儲(chǔ)器陣列中是否檢測到任何短路單元或開路行尋址線。

6．如權(quán)利要求1-5任一的機(jī)內(nèi)自測試系統(tǒng)，還包括第三測試電路(108,610)，連接到存儲(chǔ)器陣列的一個(gè)掃描寄存器(602,604)，和配置來寫一個(gè)預(yù)定的數(shù)據(jù)模式到存儲(chǔ)器陣列(612,614,620)中，從該存儲(chǔ)器陣列讀出數(shù)據(jù)，和將該讀出的數(shù)據(jù)與寫入(612,614,616,618)中的數(shù)據(jù)相比較。

7．如權(quán)利要求6的機(jī)內(nèi)自測試系統(tǒng)，其中第三測試電路通過一個(gè)布線-或電路(630)與該第一測試電路相連接，以組合其輸出到一個(gè)誤差標(biāo)記列寄存器(640)中。

8．一種用于磁-電阻性的隨機(jī)存取存儲(chǔ)器(MRAM)集成電路的機(jī)內(nèi)自測試系統(tǒng)具有一個(gè)存儲(chǔ)器單元(210,310,410)的陣列(102,202)，每個(gè)存儲(chǔ)器單元連接在該陣列的各行線(206)和列線(204)之間，用讀出放大器(300,400)連接到該陣列的列線，以讀出儲(chǔ)存在該存儲(chǔ)器單元中的數(shù)據(jù)，以及連接的一個(gè)掃描寄存器(354,440)，用于接收該讀出放大器的輸出和為該陣列中的存儲(chǔ)器單元提供輸入，該機(jī)內(nèi)自測試系統(tǒng)包括：

一第一測試電路(108)，包括連接到各自讀出放大器用于測試該存儲(chǔ)陣列中的每個(gè)存儲(chǔ)器單元的電阻的電阻技術(shù)規(guī)格測試電路(360,362,364,366,480)，以確定其電阻是否在預(yù)定的上下限內(nèi)；

一第二測試電路(106,200)，連接到存儲(chǔ)器陣列(202)的行線(206)，用于檢測在各陣列行中的短路存儲(chǔ)器單元(211)和開路行尋址線(209)；以及

一第三測試電路(108,610)，連接到存儲(chǔ)器陣列的掃描寄存器(602,604)，和配置來寫一個(gè)預(yù)定的數(shù)據(jù)模式到該存儲(chǔ)器陣列(612,614,620)中，從該存儲(chǔ)器陣列讀出數(shù)據(jù)，和將該讀出的數(shù)據(jù)與寫入(612,614,616,618)中的數(shù)據(jù)相比較。

9．如權(quán)利要求8的機(jī)內(nèi)自測試系統(tǒng)，其中電阻技術(shù)規(guī)格測試電路包括隨表示預(yù)定上下存儲(chǔ)器單元電阻技術(shù)規(guī)格極限的第一和第二預(yù)定定時(shí)信號(hào)(510,520)在相應(yīng)每個(gè)各自的存儲(chǔ)器單元的讀出放大器中產(chǎn)生的測試信號(hào)，以便如果用于該陣列中的一個(gè)存儲(chǔ)器單元的測試信號(hào)超出第一和第二預(yù)定定時(shí)信號(hào)極限(518,528)產(chǎn)生一個(gè)誤差標(biāo)記信號(hào)。

10．如權(quán)利要求9的機(jī)內(nèi)自測試系統(tǒng)，其中，電阻技術(shù)規(guī)格測試電路包括一個(gè)電荷匯集電路(362,420)，配置來按照通過測試中的存儲(chǔ)器單元(310,410)的讀出電流匯集電荷，連接的一個(gè)閾值電路(364,422,424)從該匯集元件提供二進(jìn)制輸出，以及連接的一個(gè)轉(zhuǎn)換電路(366,480,430)按照所說第一和第二預(yù)定定時(shí)信號(hào)提供所說二進(jìn)制輸出到掃描寄存器(354,440)。