[發明專利]薄型集成電阻和電容和電感組件及其制作方法

無效

• 申請號: 00131872.1
• 申請日: 2000-09-22
• 公開（公告）號: CN1303229A
• 公開（公告）日: 2001-07-11
• 發明（設計）人: 理查德·W·卡彭特
• 申請（專利權）人: 莫頓國際公司
• 主分類號: H05K3/46
• 分類號: H05K3/46;H05K1/16;H01L23/64
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 杜日新

1．一種形成包括電路軌跡、集總電阻和集總電容的電子電路的方法，該方法包括：

提供第一疊層結構，該結構包括第一導電金屬箔和一層被疊層其上的可嵌入的絕緣材料；

提供第二疊層結構，該結構包括其一側具有一層電阻材料的第二導電金屬箔，所述電阻材料層具有比所述可嵌入絕緣材料層薄的厚度；

將所述電阻材料層電路化，在第二金屬箔上制造離散的電阻材料塊；

疊層所述第一和第二結構，使所述電阻材料塊嵌入到所述可嵌入絕緣材料層中；

將所述金屬箔中的一個或另一個電路化，來形成電容極板、電路軌跡、可選電感繞組，和在第二金屬箔的電阻連接情況下；

將電路化的金屬箔嵌入疊層絕緣材料中，作為下一步加工的支持結構；

將所述金屬箔中的另一個電路化，來形成電容極板、電路軌跡、可選電感繞組，和在第二金屬箔的電阻連接情況下。

2．權利要求1的方法，還將所述電路化的金屬箔中的另一個嵌入疊層絕緣材料中。

3．將一組采用權利要求1方法制造的電子電路疊層到一起，形成多層的印刷電路板。

4．權利要求1的方法，其中所述金屬箔層的每一層厚度大約在3到50μm之間。

5．權利要求1的方法，其中所述電阻層的厚度大約在0.1到0.5μm之間；所述可嵌入材料層厚度大約在3到50μm之間，并且所述可嵌入材料層的厚度比所述電阻材料層的厚度厚大約2.9到49.5μm。

6．根據權利要求1的方法，其中所述金屬箔是銅。

7．根據權利要求1的方法，其中所述可嵌入的絕緣材料是環氧樹脂。

8．根據權利要求1的方法，其中所述電阻材料層材料是摻雜絕緣材料的鉑。

9．一種嵌入式電路結構，按順序包括：

環氧樹脂層的嵌入層，

導電材料的第一電路化層，

電阻材料的布線圖案層，具有電阻材料塊，與所述第一電路化導電層相連，使電阻電路通過所述電阻材料的所述塊形成，

絕緣材料層，所述電阻材料塊嵌入所述絕緣材料層中，和

導電材料的第二電路化層，所述絕緣材料層將所述第二電路化層與所述電阻材料塊隔開，電容電路被設定在通過所述絕緣材料層的所述第一和第二電路化層之間。

10．根據權利要求9的結構，其中所述第二電路化層被嵌入環氧樹脂層中。

11．根據權利要求9的結構，其中所述絕緣材料層是環氧樹脂。

12．根據權利要求9的結構，其中所述電阻材料層是摻雜絕緣材料的鉑。

13．根據權利要求9的結構，其中所述金屬箔層的每一層的厚度大約在3到50μm之間。

14．根據權利要求9的結構，其中所述電阻層的厚度大約在0.1到0.5μm之間；所述可嵌入材料層的厚度大約在3到50μm之間；所述可嵌入材料層的厚度比電阻層的厚度大約厚2.9到49.5μm。