[發明專利]帶有具用于一個共用存儲器的接口的多個處理器的裝置

有效

• 申請號: 00131721.0
• 申請日: 2000-08-28
• 公開（公告）號: CN1287314A
• 公開（公告）日: 2001-03-14
• 發明（設計）人: T·諾維特;H·德珀休斯;S·穆茨
• 申請（專利權）人: 皇家菲利浦電子有限公司
• 主分類號: G06F13/36
• 分類號: G06F13/36
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 張志醒

本發明涉及包括多個處理器和一個存儲器接口的數據處理裝置，通過所述存儲器接口，處理器能夠訪問一個共用存儲器。本發明可用于如能夠對MPEG數據流解碼的集成電路設備之中。

US5,072,420專利說明書，描述了一個能訪問DRAM存儲器(動態隨機存取存儲器)的多個外圍和外部設備接口。該接口對每個外圍和外部設備提供一個輸入和輸出通道。每個通道包括一個FIFO(先入先出)存儲器，FIFO將有關設備連接到DRAM存儲器。

本發明的目的在于能夠實現成本相對較低的解決方案，尤其是集成電路形式的解決方案。

本發明考慮以下幾個方面：存儲器一般是由形成記憶單元的元件和訪問記憶單元的附加元件組成。當存儲器本身體積比較小時，附加元件所占的體積比是比較大的。因此，一般認為，存儲器的體積越小，它的效率就越低。例如，我們考慮形成集成電路部分的存儲器，如果存儲器比較小，那么該存儲器表面的每個單元存儲能力是相對較小的。也就是說，存儲器，與它存儲的數據量相比，占用了相當大的表面區域。

在現有的技術中，DRAM存儲器與外圍設備之間的接口為每個設備提供了一個FIFO存儲器。當假設該接口電路是以集成電路的形式形成的時，FIFO存儲器就占用了相當大的表面積。而且每個FIFO存儲器需要專門的連接，如電源干線。這就使連接方案復雜化了。因此，原有的接口技術占用了相當大的面積，而且實現起來是比較困難的。

根據本發明，在本文首段中所定義的類型的裝置如下：

-一個用于暫時存儲屬于不同的處理器的數據的接口存儲器；

-一個用于控制所述接口存儲器的控制電路，其方式是為每一個不同的處理器形成一個FIFO存儲器。

因此，事實上，接口存儲器替換了現有技術中所使用的分立的FIFO存儲器裝置。該控制電路與分立FIFO存儲器裝置中包括的許多附加元件相比簡單得多。因此，與現有技術相比，本發明能夠實現用較少數量的元件實現同樣的存儲能力。而且本發明使得存儲器接口能夠在集成電路的相對小的表面積上實施。從而，本發明可以降低成本。

本發明及其可產生有益效果的附加特征可參考下面的附圖進行詳細的說明。

圖1示出根據本發明的數據處理裝置圖；

圖2示出該裝置的存儲器接口的操作；

圖3示出該裝置的數據處理單元；

圖4示出該裝置的存儲器接口；

圖5示出對一個單元的讀訪問；

圖6a和圖6b示出對共用存儲器的仲裁訪問；

圖7示出存儲器接口的訪問接口；

圖8示出存儲器接口的緩沖寄存器裝置。

圖9示出用于讀取的緩沖存儲器裝置。

下面先說明有關參考標號。在所有的圖中，相似的實體用同一個參考字母表示。在一張圖中可能出現多個相似的實體。在這種情況下，參考字母用數字下標，以區別兩相似實體。為了方便起見，在說明書和權利要求書中可能省略數字或下標。

圖1示出一個數據處理裝置，所述裝置包括一個共用存儲器SDRAM(靜態直接隨機存取存儲器)、一個存儲器接口INT和三個數據處理單元B1、B2和B3，數據處理單元下面簡稱“單元”。每個單元B通過專用讀總線BBR和寫總線BBW與存儲器接口INT相連。每個專用讀總線BBR和每個專用的寫總線BBW專用于一給定的單元B。存儲器接口INT通過公共總線BM連接到共用存儲器SDRAM。單元B、專用讀寫總線BBR、BBW和存儲器接口INT組為單塊集成電路的一部分，而共用存儲器SDRAM是一個外部設備。

通常數據處理裝置操作如下：單元B根據請求接收要被處理并存儲在共用存儲器SDRAM中的數據。在處理完成后，單元B將處理后的數據通過存儲器接口INT傳到共用存儲器SDRAM中。存儲器接口INT控制不同的單元B對共用存儲器SDRAM的訪問。

存儲器接口INT具有兩個基本功能，第一，它完成在對共用存儲器SDRAM訪問的級別上在不同的單元B之間的仲裁。單個的單元B能在同一時刻能夠或者以讀，或者以寫的方式來訪問共用存儲器SDRAM，這意味著單元B只有在脈沖模式下才能訪問存儲器；第二，在讀周期狀態下，存儲器接口INT將來自共用存儲器SDRAM的為一給定單元B提供的數據脈沖變換成基本上穩定的數據流然后數據流通過相應專用讀總線BBR傳輸到單元B。在寫周期狀態下，存儲器接口INT將來自一給定的單元B的基本穩定的數據流轉換為數據脈沖寫入共用存儲器SDRAM。