[發明專利]高基除法器及方法

無效

• 申請號: 00121760.7
• 申請日: 2000-06-04
• 公開（公告）號: CN1287307A
• 公開（公告）日: 2001-03-14
• 發明（設計）人: 平入孝二
• 申請（專利權）人: 索尼株式會社
• 主分類號: G06F7/52
• 分類號: G06F7/52;G06F17/10
• 代理公司: 上海專利商標事務所
• 代理人: 錢慰民

1．一種高基除法器，用于被除數A除以除數B的基2^k除法，以便一次得出k位的商，所述高基除法器包括：

一個倍數發生裝置，用于對所述除數B移位以產生2^s×B(s是包括“0”的非負整數，s≤k)；

一個第一比較器，用于接收輸入的除數B和余數R，判斷除數B是否等于或小于余數R，并輸出判斷結果；

至少一個第二比較器，用于接收輸入的由所述倍數發生裝置產生的2^s×B和余數R，判斷2^s×B是否等于或小于余數R，并輸出判斷結果；

至少一個三輸入比較器，具有一個3∶2壓縮器級，用于接收輸入的作為三個m-位寬二進制數的2^s×B、+/-2^t(t＜s)×B和余數R，將總數(total)變換成兩個m-位寬二進制數(Co，S)并輸出，還具有一個非負判斷級，用于根據從所述3∶2壓縮器級輸出的所述兩個二進制數(Co，S)判斷所述總值是否是非負的；

一個選擇電路，用于根據所述三輸入比較器、第二比較器和第一比較器的比較結果獲得選擇2^s×B與“0”中的一個的第一輸出y和選擇除數B和“0”中的一個的第二輸出z；

一個三輸入加法器/減法器，用于接收輸入的作為三個m-位寬二進制數的余數R和所述選擇電路的第一輸出和第二輸出，并用單個行波進位并行執行{R-(y+z)}的復數加法和減法，以得到一個新余數Re；以及

一個匹配器，用于根據所述三輸入比較器、第二比較器和第一比較器的比較結果執行位匹配，以確定商Q。

2．如權利要求1所述的高基除法器，其中：

所述三輸入比較器的所述3∶2壓縮器級包括一個m-位寬3∶2壓縮器，用于按照每位接收輸入的兩個二進制數2^s×B和+/-2^t(t＜s)×B，并通過對每位取非來接收輸入的一個二進制數R。

3．如權利要求2所述的高基除法器，其中：

所述三輸入比較器的非負判斷級包括一個m-數位加法器，具有0到m-1個形成m對的輸入A和輸入B和一個進位輸入Cin，將所述3∶2壓縮器級的第0個數位S-輸出作為進位輸入Cin的輸入，將相應的第0到第(m-1)個數位Co輸出作為B0到Bm-1輸入，將第i(i＜m)個數位S-輸出作為(i-1)A-輸入，將(m-1)數位S-輸出作為Am-1輸入，以及

所述三輸入比較器判斷并輸出所述加法器的加法輸出的第(m-1)個數位SUMm-1。

4．如權利要求3所述的高基除法器，其中：

所述m-數位加法器只包括與產生加法輸出的第(m-1)個數位SUMm-1有關的邏輯門。

5．如權利要求1所述的高基除法器，其中：

所述三輸入加法器/減法器包括一個用于將三個m-位寬二進制數的總數變換成兩個m-位寬二進制數(Co，S)以供輸出的3∶2壓縮器級以及一個用于根據從所述3∶2壓縮器級輸出的所述兩個二進制數(Co，S)得到數位和的m-數位加法器。

6．如權利要求5所述的高基除法器，其中：

所述三輸入加法器/減法器的所述3∶2壓縮器級包括一個m-位寬3∶2壓縮器，按照每位接收輸入的一個二進制數R，并通過對每位取非來接收輸入的兩個二進制數y和z。

7．如權利要求6所述的高基除法器，其中：

所述三輸入加法器/減法器的m-數位加法器具有0到m-1個形成m對的輸入A和輸入B和一個進位輸入Cin，將邏輯“1”作為進位輸入Cin的輸入，將相應的第0個數位到第(m-1)個數位Co輸出作為B0到Bm-1輸入，將第i(i＜m)個數位S輸出作為(i-1)個A輸入，將(m-1)-數位S輸出作為Am-1個輸入，以及

所述三輸入加法器/減法器采用所述m-數位加法器的加法輸出的SUMO到SUMm-1和3∶2壓縮器的第0個數位S輸出作為加法/減法的結果輸出。