[發明專利]用于千兆位動態隨機存取存儲器的場屏蔽溝槽隔離

無效

• 申請號: 00104636.5
• 申請日: 2000-02-03
• 公開（公告）號: CN1267913A
• 公開（公告）日: 2000-09-27
• 發明（設計）人: J·A·曼德爾曼;R·迪瓦卡魯尼;G·拉羅薩;U·格呂寧;C·拉登斯
• 申請（專利權）人: 因芬尼昂技術北美公司;國際商業機器公司
• 主分類號: H01L23/58
• 分類號: H01L23/58;H01L27/108;H01L21/76
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 王忠忠

本發明涉及動態隨機存取存儲器(DRAM)，尤其是涉及場屏蔽隔離在DRAM的使用。

特別重要的集成電路器件是DRAM，它包括在半導體本體(芯片、襯底)中以行和列排列的存儲單元陣列以及芯片表面上用以寫入和讀出存儲在各個單元中的位的字線和位線。每個存儲單元通常包括開關，一般是與存儲電容器串聯的n-溝道金屬氧化物半導體場效應晶體管(MOSFET)。

在DRAM技術中，一直涉及提高芯片的存儲單元密度。這通常包含降低芯片中各個存儲單元的大小和更緊密的封裝存儲單元。更小的存儲單元尺寸和更緊密的存儲單元封裝導致在存儲單元的晶體管中出現不利的短而窄的溝道效應問題。

為解決這些問題，通常試圖提高形成在芯片表面處的p-型阱的摻雜，芯片中已形成有一般充當存儲單元開關的n-溝道MOSFET。然而，p-型導電阱摻雜的提高會使晶體管的結泄漏增加。這使得存儲在存儲電容器中的存儲位的停留時間減少。這又需要更頻繁更新存儲的信息和減少了存儲器有效運行的時間。此外，顯然由于p-型阱摻雜增加而引起在半導體本體中產生的電場增大會電激活硅本體(襯底)中固有的硅缺陷。由更緊密封裝引起的另一問題是隔離所需的更窄的淺溝槽具有更高的高寬比。這引起硅應力提高和更大的硅缺陷濃度。這些因素全都會導致具有更緊密的單元封裝和更小單元尺寸的陣列中的陣列泄漏增加。

場屏蔽隔離是n-溝道金屬氧化物半導體(NMOS)集成電路技術中的通用隔離技術，因為當集成電路的標準技術是只使用n-溝道MOSFETS的純NMOS技術時，它相對容易實現。然而，NMOS技術已被使用n溝道和p-溝道MOSFET的互補MOS(CMOS)技術大量取代以便降低功耗。該技術替換的結果，IC的場屏蔽隔離大量被LOCOS(CMOS的局部氧化)和STI(淺溝槽隔離)替代。這是由于n-溝道和p-溝道晶體管需要相反極性場屏蔽電偏置，在互補電路的區域上混合場屏蔽區的布線復雜，場屏蔽隔離難于利用CMOS技術。

DRAMS的特征是，盡管使用n-溝道和p-溝道MOSFETS，p-溝道MOSFET(所謂PMOS技術)的使用一般限于用于尋址、檢測和更新存儲單元的位于芯片邊緣的配套電路。然而，芯片的主要中心區只用于只使用NMOS技術的存儲單元陣列。此外，在對于存儲單元的晶體管使用PMOS替代的那些例子中，NMOS晶體管的使用一般限定于芯片邊緣的配套電路。

在Katsuhiko?Hieda等所著的在IEEE?Transaction?on?Electron?Devices，Vol36，N9，September?1989發表的題為“Effects?ofa?New?trench-Isolated?TransistorUsing?Sidewall?Gates”的論文上，描述形成在半導體襯底中的溝槽的使用。該溝槽襯有二氧化硅層。接著該溝槽的下部充滿多晶硅而該溝槽的上部填充有二氧化硅。該溝槽中多晶硅電位電浮置，該電位會降低由這種類型溝槽隔離名義上提供的電隔離。

1996、9、17公開的US專利No5557135(M?Hshimoto)展示一種利用多晶硅填充溝槽的場屏蔽，多晶硅填充溝槽與襯底絕緣隔離并經其頂部與電源電連接以便電隔離n-溝道FETS。該頂部連接增加了所需硅的面積，因此使成品芯片的成本不希望地提高。多晶硅延伸到溝槽頂部提高存儲單元的電容。

本發明利用DRAM的存儲單元一般所在的中心區只使用NMOS或PMOS技術的一種而不使用CMOS技術的該特性。此外，當晶體管是n-溝道MOSFET時，它們一般形成在p-型導電阱內。當晶體管是p-溝道MOSFET時，那么它們形成在n-型導電阱內。一般阱頂部的導電率比阱深部的導電率要小。