技術領域

本發明涉及一種覆晶型半導體封裝技術，特別是涉及一種以導線架作為芯片承載件的覆晶型半導體封裝件與所應用的導線架。

背景技術

傳統的FCQFN(Flip?Chip?Quad?Flat?Non-Leaded)半導體封裝件，是如圖1所示的結構，其以覆晶方式通過多個焊錫凸塊10將芯片11接置于一導線架12上，而使該芯片11與導線架12形成電性連接關系；該芯片11、導線架12及焊錫凸塊10并以一封裝膠體13予以包覆，且令該封裝膠體13形成后，該導線架12的各導腳120的側面(SideSurface)120a及底面(Bottom?Surface)120b均外露出該封裝膠體13，并使各該導腳120的底面120b與該封裝膠體13的及底面13b齊平，令完成封裝的半導體封裝件1的導腳120無外伸出封裝膠體13的部分，而減少該半導體封裝件1設置于一印刷電路板(未圖標)時所占用的面積。上述的半導體封裝件1已揭示于第6,507,120、6,590,281及6,700,187號美國專利中。

然而，隨著芯片的積體化程度的提升，電性的要求隨之提高，芯片于運行時產生的熱量亦隨之增加，使上述的FCQFN半導體封裝件的部分導腳作為接地及散熱用途的方式往往無法滿足需求，遂有將導線架中的接地導腳相連結或于導線架中形成一具較大面積的接地平面的設計提出，從而使經連結的接地導腳或接地平面通過布設于芯片上的偽凸塊(Dummy?Bumps)或接地凸塊(Ground?Bumps)與芯片連接，以令芯片產生的熱量經由偽凸塊或接地凸塊傳遞至該經連結的接地導腳或接地平面，由于該經連結的接地導腳或接地平面具有較大的接地及散熱面積，故能有效提升電性與散熱效率。

第6,597,059號美國專利即揭示上述的半導體封裝件，如圖2A及圖2B所示，該半導體封裝件2的導線架22即由多個的導腳220及位于該導腳220間的接地平面221所構成，供芯片21通過多個焊錫凸塊20a及多個的接地凸塊20b分別焊接至導腳220及接地平面221上，而使該芯片21電性連接至該導線架22，并形成有一封裝膠體23包覆該芯片21、導線架22、焊錫凸塊20a及接地凸塊20b。該半導體封裝件2雖因有較大面積的接地平面221而能提升電性與散熱效率，但是接地平面221僅有其側面221a及部分頂面221b與封裝膠體23結合，使接地平面221與封裝膠體23間的結合性不足，易在后續的熱循環(Thermal?Cycling)中，因接地平面221與封裝膠體23的材料間的熱膨脹系數差異(CTE?Mismatch)而使接地平面221與封裝膠體23間的接合面發生脫層現象，如圖2C中的D所示；一旦有脫層現象發生，會導致水氣的入侵及氣爆效應(Popcorn?Effect)，而影響至半導體封裝件2的信賴性。此外，該接地平面221由于面積較大，在熱循環中會產生較大的熱應力，而更易導致接地平面221與封裝膠體23的脫層。

是以，如何解決上述問題而仍符合電性與散熱效率的要求乃成為業界所面對的一大問題。

發明內容

本發明的目的是提供一種接地平面與封裝膠體間不致發生脫層的導線架與以導線架為芯片承載件的覆晶型半導體封裝件。

本發明的另一目的是提供一種接地平面能與封裝膠體有效結合的導線架與以導線架為芯片承載件的覆晶型半導體封裝件。

為達成上述及其它目的，本發明提供的以導線架為芯片承載件的覆晶型半導體封裝件包括：于其一表面上布設有多個的焊錫凸塊及接地凸塊的芯片；一具有多個導腳與位于該導腳間的接地平面的導線架，其中，該接地平面形成有一切縫，且該焊錫凸塊焊接至對應的該導腳而該接地凸塊焊接至該接地平面；以及用以包覆該芯片、焊錫凸塊、接地凸塊及導線架的封裝膠體，但使該導線架的導腳及接地平面的外側面及底面均外露出該封裝膠體并使該接地平面的底面與該封裝膠體的底面齊平。

為達成上述及其它目的，本發明提供的導線架，供應用于通過封裝膠體部份包覆所構成的覆晶型半導體封裝件中，該導線架包括：多個導腳；以及位于該多個導腳間的接地平面，其具有供用以形成該封裝膠體的封裝化合物充填的切縫。

該切縫的寬度以足能讓形成封裝膠體的封裝化合物填入為原則，并無特定限制。該切縫可以以直線或曲折線方式形成，亦無特定限制，但當該切縫為曲折形狀時，能增加封裝膠體與接地平面間的結合面積，故能進一步提升兩者間的結合性。該切縫的形成位置也無特定限制，但以形成于接地平面的中間處為較佳，從而使接地平面與熱循環中產生的熱應力降至最低。