[發明專利]半導體器件及信號處理系統

無效

• 申請號: 95118515.2
• 申請日: 1995-10-27
• 公開（公告）號: CN1132963A
• 公開（公告）日: 1996-10-09
• 發明（設計）人: 光地哲伸
• 申請（專利權）人: 佳能株式會社
• 主分類號: H03F3/04
• 分類號: H03F3/04
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 杜日新

本發明涉及到半導體器件和運算器件、使用該半導體器件的信號轉換及信號處理系統，更確切地說是涉及到能夠執行并行算術運算的半導體器件及能夠執行例如相關算術運算、轉換信號的A/D(模擬—數字)或D/A(數字—模擬)信號轉換器以及采用這種半導體器件的信號處理系統。

在執行并行算術運算處理的常規半導體器件中，由于電路尺寸隨待要進行并行算術運算的信號數目的增加而增大，故制造成本增加而成品率降低。由于例如布線的延遲量的增加或由于隨電路尺寸增加而使算術運算的時間增加，故運算速度下降且消耗的功率顯著增加。

例如，在圖1所示的固體攝象器件的情況下，讀出單元60(其中攝象元件41二維排列用作面傳感器)的時間序列模擬信號輸出由A/D轉換器40轉換成數字信號并暫時儲存在幀存儲器39中。這些信號由算術運算電路38進行處理，而處理過的信號從算術運算輸出電路50輸出。更具體地說，借助于在不同時刻得到的數據之間執行相關算術運算，可輸出目標之類的移動量(ΔX、ΔY)。

然而，為了執行動態圖象的實時處理，在算術運算處理中的處理步驟數目很大，而且，為了獲得高真實性的圖象，電路尺寸不斷增大，致使處理速度很低。例如，已要求有一種能夠以實用的速度處理作為動態圖象擴展/壓縮方法而提出的MPEG2方法的設備。作為上述并行算術運算處理的問題，提出了運算速度下降的問題和隨電路尺寸的增加而使耗散功率增加的問題。還提出了隨電路尺寸增加而使制造成本增加而成品率下降的問題。

而且，可作算術運算處理電路的多數邏輯電路在NikkeiElectronics的“用CMOS實現的經濟的多數邏輯IC”，1973，11，5，pp.132-144，公開為一種數字信號處理方法。此參考文獻描述了一種基于CMOS技術的電路。在此種情況下，由于基于CMOS技術的元件數目的增加以及算術運算處理中步驟數目的增加，也相同地提出了線路尺寸增大、耗散功率提高和運行速度下降的問題。

考慮到上述各問題而提出了本發明。本發明的目的是提供一種能夠減小電路尺寸、提高運算速度并節省耗散功率的半導體器件。

本發明的另一個目的是提供一種具有小的芯片尺寸和低成本并能改善成品率的半導體器件。

本發明的又一目的是提供一種半導體器件，它包含多個輸入端、多個電容器(各電容器的一個端經由開關電連接于相應的輸入端)、以及一個共接于電容器其余端的讀出放大器，且其中讀出放大器的輸出連接于至少一個輸入端。

圖1方框圖解釋了固態攝象器件的構造；

圖2、6和8等效電路解釋了根據本發明的半導體器件的例子；

圖3A和3B等效電路分別解釋了可用于本發明的鎖存電路的例子；

圖4A-4E和圖7A-7H是運算時間圖，解釋了本發明的運算時間的例子；

圖5等效電路圖解釋了根據本發明的運算器件的例子；

圖9方框圖解釋了采用本發明的整個半導體器件的構造；

圖10A解釋了采用本發明的半導體器件的信號處理系統；

圖10B等效電路解釋了象素部分的構造；以及

圖10C是用來解釋算術運算內容的說明圖。

采用含有多個輸入端、多個電容器(各電容器的一個端經由開關電連接于相應的輸入端)和一個共接于各電容器另一端的讀出放大器且其中輸出放大器的輸出連接于至少一個輸入端的半導體器件，可解決上述諸問題。采用這種安排，可獲得諸如小的電路尺寸、高的運算速度和低的耗散功率之類的效果。

在本發明中，讀出放大器的輸出可經由鎖存裝置連接到至少一個多重輸入端。

在本發明中，可安排如上所述的多個半導體器件，且多個半導體器件中第一個半導體器件的輸出或半導體器件的輸出的反相輸出可輸入到第二個半導體器件。

在本發明中，當對應于輸入端的最小一個電容器用C代表時，共接電容器的電容總值最好準確地或大致地成為最小電容器C的奇數倍。

本發明可用于能執行相關算術運算的運算器件。

本發明可用于A/D轉換器之類的信號轉換器，這種轉換器包含本發明的半導體器件，它由半導體器件接收模擬信號并輸出對應于模擬信號數字信號，也可用于D/A轉換器，它包含本發明的半導體器件，由半導體器件接收數字信號并輸出對應于數字信號的模擬信號。

本發明還可用于至少包含一個運算器件和一個信號轉換器的信號處理系統。此信號處理系統可包括一個用來輸入圖象信號的圖象輸入器件或一個用來儲存信息的儲存器件。