[發明專利]半導體器件及其制造方法

無效

• 申請號: 94113869.0
• 申請日: 1994-09-30
• 公開（公告）號: CN1052575C
• 公開（公告）日: 2000-05-17
• 發明（設計）人: 竹村保彥;寺本聰
• 申請（專利權）人: 株式會社半導體能源研究所
• 主分類號: H01L29/772
• 分類號: H01L29/772;G02F1/133;H01L27/01
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 蕭掬昌,王岳

本發明涉及一種半導體器件及其制造方法。本發明特別涉及一種在絕緣表面，例如，在玻璃之類的絕緣襯底或形成于硅片上的氧化硅之類的絕緣膜的表面上形成的絕緣柵場效應晶體管(1GFET)。再有，本發明有利于絕緣柵場效應晶體管，特別是以較高電壓驅動的N溝型場效應晶體管的形成。還應理解到，本發明對在轉變溫度(即扭變點)低于750℃的玻璃襯底上形成TFT特別有利。

此外，本發明還涉及液晶器件的有源矩陣、圖象傳感器的驅動電路或使用前述半導體器件的三維集成電路(混合集成電路)。

在已有技術中，已知TFT用來驅動矩陣式液晶器件或圖象傳感器或類似器件。特別是，在使用非晶硅作有源層的非晶TFT的場合下，為了提高驅動速度，現正在開發高遷移率的晶體TFT。此外，為了進一步改善器件特性，并提高高壓驅動能力，已提出在有源區內形成具有高阻區(高阻漏區)的TFT。本發明中的“高阻區”或“高阻漏區”包括具有高電阻率的雜質區(漏區)，輕摻雜漏區(LDD)及柵電極與雜質區不重疊的偏移區。

然而，在N溝型TFT中由熱載流子所引起的負電荷易于被靠近漏區的那部分柵絕緣膜所俘獲，因而高阻區的導電類型變換成P型。其結果，阻礙了源/漏電流。

再有，還必須使用光刻技術來形成高阻區。這就意味著，不可能改善所得到的TFT的成品率和特性的均勻性。

本發明的目的在于，通過解決前述問題來改善TFT的質量和提高產量。特別是，本發明的目的在于防止由熱載流子所引起的性能下降，不用光刻工藝以自對準方式產生高阻區。

本發明的又一個目的在于使用本發明的TFT來制造液晶器件。

本發明的再一個目的在于制作具有高度防水性的TFT，這種水份特別是包含在用TEOS氣體形成的層間絕緣體內。

本發明的再一個目的在于，利用層間絕緣膜中存在的電荷來穩定TFT的特性。

根據本發明，一種TFT包括至少含有源、漏和溝道區的有源半導體層，還包括源區和溝道區和/或漏區和溝道區之間的高阻區，其中在鄰近高阻區形成一層能俘獲正電荷的膜。圖1表示了這種結構的典型例子。

在圖1中，一個N區介于N型源區110與溝道區3之間。一個柵絕緣膜104位于N區111之上。另外，一層能俘獲膜內正離子的氮化硅膜114形成在源區和柵絕緣膜104之上。應理解到，即使熱電子從靠近源區的有源層注入到柵絕緣膜，也能被存在于氮化硅膜內的正電荷所中和。所以，高阻區能適當地發揮作用。另外，圖1所示的TFT還包括位于溝道區3和高阻區111之間的偏移區。該偏移區是溝道區的延伸部分，它的導電類型與溝道區相同(本征的)。

以本發明的優選實施方案并參照附圖來描述本發明的前述目的及特點。

圖1表示依本發明的TFT的部分剖面圖；

圖2A～2D表示依本發明的優選實施方案的剖面圖；

圖3A～3H表示依本發明第一實施例的TFT制作工藝過程；

圖4A～4C表示依本發明第二實施例的TFT的制作工藝過程；

圖5A～5C表示采用了本發明的TFT的單片電路的例子；

圖6A～6F表示依本發明第三實施例的TFT的制作工藝過程；

圖7A～7F表示依本發明第四實施例的TFT的制作工藝過程；

圖8A～8F表示依本發明第五實施例的TFT的制作工藝過程；

圖9A～9G表示依本發明第六實施例的TFT的制作工藝過程；

圖10是表示依本發明的液晶器件的原理圖；

圖11A～11D表示依本發明第七實施例的TFT的制作工藝過程。

在本發明的優選實施方案中，在高阻區上形成一層能俘獲正電荷的膜，例如氮化硅膜，直接與高阻區或與位于其間的柵絕緣氧化硅膜接觸。正電荷俘獲層的厚度例如是200～2000。被膜所俘獲的正電荷使鄰近俘獲層的高阻區的導電類型變為輕摻雜的N型，或中和注入到柵絕緣膜中的負電荷，從而避免了由熱載流所引起的性能下降。例如，在高阻區上若未設置氧化硅膜，為給漏區施加+15V，給柵施加-20V電壓時，由碰撞離化所引起的負電荷不能被氧化硅膜所俘獲。當在高阻區上設有氧化硅膜時，負電荷即被氧化硅膜俘獲，該電荷將被正電荷所中和。因而可以防止高阻區變為P型。

圖2A～2D表示各實施例正電荷俘獲層與柵絕緣膜之間的局部關系圖。在圖2A中，TFT具有一個溝道區3，源區和漏區1和5，一層柵絕緣膜6，一個柵電極7及環繞柵電極的陽極氧化膜12，還有一對高阻區2和4。另外，在TFT上表面上形成一層間絕緣體8，并通過該絕緣體設置源、漏電極9和10。再有如圖所示設置了電荷俘獲膜11。